JPH02302824A - 浮動小数点乗算における指数演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 浮動小数点演算における指数演算装置に関し、異なるデ
ータ表現形式の指数部演算を回路規模の小さい演算器を
用いて実現できるようにすることを目的とし、 Ｂを定数として被演算データの指数ＸをＸ＝ｘ＋Ｂで、
被演算データの指数ｙをＹ＝３／＋Ｂで表し、浮動小数
点乗算時にこれら被演算データの指数ｘ、ｙの指数演算
を行う装置において、データＸ、Ｙを入力して加算演算
を行う加算器と、該加算器の出力を受けてこれに＋１加
算を行うかまたはデータ入力Ｘ、Ｙのいずれかに＋１加
算を行う＋１インクリメンタと、前記加算器の出力及び
＋１インクリメンタの出力を受けて外部切換え信号によ
りそのいずれか一方をセレクトするセレクタと、該セレ
クタ出力から所定の定数を減算するに、桁上がりも含め
てそれぞれ上位２ビットに対してのみ行う減算器とを具
備し、該減算器出力と桁上げを含めた上位２ビットを除
くセレクタ出力とを合わせてその出力とするように構成
する。

［産業上の利用分野］ 本発明は浮動小数点演算における指数演算装置に関し、
更に詳しくはデータ表現形式の異なるデータを処理する
浮動小数点演算における指数演算装置に関する。

一般的に、浮動小数点のデータ表現形式は、サイン部、
指数部及び仮数部より構成されている。

しかしながら、そのデータ表現形式は機種によって異な
った形式が用いられ、多くのデータ表現形式が存在して
いる。近年では、統一した浮動小数点データ表現形式と
して、ｌ　ＥＥＥ規格も定められている。このことから
、１つの機種で異なるデータ表現形式のデータの浮動小
数点乗算を処理できることが要請されている。

［従来の技術］ 浮動小数点乗算装置において、指数部の処理は、２つの
オペランドの加算となる。この種の浮動小数点乗算装置
では、指数値にある定数Ｂをバイアスとして加えて指数
部が正になるようにしている。

Ｉ　ＥＥＥ規格では、指数Ｘに定数Ｂ−２″′−１１を
加えたＸ＝ｘ＋Ｂを指数部の値として用いている。これ
に対して、指数Ｘに対して定数Ｂ−２″−１を加えたＸ
−ｘ＋Ｂを指数部の値として用いる方式（ＩＢＭ方式）
も多くの機種で採用されている。

いずれの表現形式の場合も、２つのオペランドｘ＋５’
の加算は、（ｘ＋ｙ）＋Ｂの形式にする必要があり、こ
のための実際の加算は、 （ｘ＋ｙ）　＋Ｂ−Ｘ＋Ｙ　　Ｂとして行われる。

Ｘ＋Ｙを演算すると定数が２Ｂとなるので、定数をＢに
する必要からＢを引いている。そして、前記したいずれ
の場合も減する定数Ｂの値が２”−１となるか２″−’
−１となるかの違いのみである。

指数部の処理は、２つのオペランドの加算のほか、＝　
　３　一 定数Ｂの減算を含めて効率よく行う必要がある。

第４図は従来装置の構成ブロック図である。１はバイア
ス成分を含んだ指数Ｘ、Ｙをオペランドとして入力し加
算する加算器、２は該加算器］の出力から定数Ｂを減算
する減算器である。このように構成された回路において
、入力する指数Ｘ１Ｙはそれぞれ次式で表される。

Ｘ−ｘ＋’Ｂ（１，） Ｙｓ−ｙ＋Ｂ　　　　　　　　　　　　　（２）ここで
、Ｘ、ｙは本来の指数、Ｂはバイアス成分としての定数
である。この定数Ｂは、 Ｂ−２″−”　　（１’ＢＭ方式）　　　（３）Ｂ−２
’−’　−，１（Ｉ　ＥＥ’Ｅ方式）　　（４）となる
。

加算器１は（１）、（２）式で表されるオペランドの加
算を行い、その結果は次式で表される。

Ｘ＋’＋’＝ｘ＋ｙ＋２Ｂ　　　　　　　　（５）ここ
で、加算結果の指数部のフォーマットはｘ十ｙ＋Ｂの形
式でなければならない。従って、減算器２は（５）式か
らＢを引いて正しいフォーマットに直す。減算器２の減
算は Ｘ十Ｙ−Ｂ−ｘ十ｙ＋２８−Ｂ −ｘ＋ｙ＋Ｂ　　　　　　　　（６） のように行われる。この結果、減算器２から（６）式に
示すような正しいフォーマットの指数の加算結果が得ら
れる。ここで、定数Ｂの値が異なる２つのデータ表現形
式を処理する場合、減算器２に入力する定数Ｂの値をそ
れぞれの定数Ｂに合わせて変化させることにより正しい
結果を得ることができる。　′ ［発明が解決しようとする課題］ しかしながら、前述した従来装置では、減算器２は加算
器１と同じビット幅が必要となる。例えば、加算器１に
入力する指数Ｘ、　Ｙのビット幅がｎであったものとす
ると、加算器１はｎ＋１のビット幅が必要となる。従っ
て、該加算器１の出力をその一方の入力に受ける減算器
２としてはｎ＋１のビット幅のものが必要となる。更に
、定数Ｂの切換回路も必要となり、回路規模が大きくな
ってしまう。

本発明はこのような課題に鑑みてなされたものであって
、異なるデータ表現形式の指数部演算を回路規模の小さ
い演算器を用いて実現できるようにすることができる浮
動小数点乗算における指数演算装置を提供することを］
］的としている。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。第４図と同一
のものは、同一の符号を付して示す。図において、１は
データＸ、Ｙを入力して加算演算を行う加算器、１０は
該加算器１の出力を受けてこれに＋１加算を行うかまた
はデータ入力Ｘ、Ｙのいずれかに＋１加算を行う＋１イ
ンクリメンタ（図では加算器１の出力に＋１加算する例
を示している）、１１は前記加算器１の出力及び＋１イ
ンクリメンタ１０の出力を受けて外部切換え信号により
そのいずれか一方をセレクトするセレクタ、１３は該セ
レクタ１１出力から所定の定数を減算するに、桁上がり
も含めてそれぞれ上位２ビットに対してのみ行う減算器
である。

［作用］ 指数値に定数Ｂを加えた２個のデータＸ、Ｙを指数部の
データとするデータ表現形式のうち、定数Ｂ＝２°−１
の場合と定数Ｂ−２”−’−１の場合の２つの表現形式
を単一の乗算装置で処理するため、加算器１の出力に＋
１インクリメンタ１０で＋１加算し、定数Ｂ＝２’−’
−１の場合のみこの＋１加算結果をセレクタ１１でセレ
クトし、定数Ｂ　−２’−”の場合には加算器１の出力
をセレクタ１１でセレクトするようにする。更に、２ｎ
−１を２進表現で表すとＭＳＢのみ“１”で残りは全て
“０“であることから、減算器１３による減算を加算の
時の桁上がりも含めて上位２ビットに対してのみ行う。

このような構成とすることにより、異なるデータ表現形
式の指数部演算を回路規模の小さい演算器を用いて実現
できるようにすることができる浮動小数点乗算における
指数演算装置を提供することができる。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

先ず、第１図を用いて本発明の演算アルゴリズムを詳細
に説明する。今、指数データＸ、Ｙとして（１）、　　
（２）式を用いるものとする。加算器１の出力は、 Ｘ　＋　Ｙ　＝　ｘ　十ｙ　＋２　Ｂ となる。ここで、定数ＢとしてＢ　−２’−’を用いる
場合には、＋１インクリメンタ１０を用いずに加算器１
の出力を切換え信号によりセレクタ１１からそのまま出
力する。従って、この場合にはセレクタ１１の出力は、 Ｘ十Ｙ−ｘ十ｙ＋２Ｂ　　　　　　　　　（７）−ｘ＋
ｙ＋Ｂ＋Ｂ −ｘ＋ｙ＋Ｂ＋２” となる。

一方、定数ＢとしてＢ−２“−１１を用いた場合には、
＋１インクリメンタ１０を用いて加算器１の加算結果に
１を加える。この結果、＋１−インクリメンタ１０の出
力は、 Ｘ＋Ｙ＋１−ｘ＋ｙ＋２Ｂ＋１ 譚ｘ＋ｙ＋Ｂ＋Ｂ＋１ −ｘ＋ｙ＋Ｂ＋２”　−１＋１ ＝　ｘ　＋　ｙ　＋　Ｂ　＋２　”　　　　（８）とな
って（７）式と同じ構成となる。この（８）式で示され
る値がセレクタ１１に入り、切換え信号によりセレクタ
１１を＋１インクリメンタ１０側にセットする。この結
果、セレクタ１１の出力は（８）式のようになる。

（７）、　　（８）式いずれの場合においても正しい指
数加算結果のフォーマットにするためには、ｘ＋ｙ＋Ｂ
のフォーマットにする必要がある。従って、（７）、　
　（８）式から２１１−１を引いてやればよい。ここで
、減数２ｎ−１をデータフォーマットの形になおすと、
２進数で １００００・・・Ｏ の形となる。つまり、ＭＳＢのみ“１”が立ち、下位ビ
ットは全て“０”である。従って、このようなフォーマ
ットの減算は、ＭＳＢのみに対してのみ行えばよいこと
が分かる。それ以外のビットは減算しても被減数のビッ
トに等しくなる。第２図は本発明の作用説明図である。

被減数から減数を引く場合について考える。被減数Ｑ１
はＭＳＢと残りのＸ印で示されるビットで構成され、×
は“１″か“０”である。これに対し、減数Ｑ２はＭＳ
Ｂのみ“１”で、残りのビットは全て図に示すように“
Ｏ”である。このような構成でＱｌからＱ２を減算する
と、その結果はＭＳＢのみ演算が行われ、残りのビット
は全てＱｌのデータとなる。なんとなれば、Ｑ２の残り
ビットは全て０″であるからである。

以上のことより、実際の減算は加算時の桁上がりも含め
て上位２ビットのみに対して行えばよいことがわかる。

従って、減算器１３のビット数は加算入力＋も減算入力
−もいずれも２ビットですむ。従って、本発明によれば
減算器１３のビット数が小なくてすむので、回路規模を
小さくするこ□ とができる。ちなみに、オペランドデータＸ、Ｙのビッ
ト数はロー加算器１の出力ビット数はｎ＋１である。

このようにして、減算器１３は上位２ビットの被減数と
２ビットの減数（２’−’に相当）の減算により結果を
出力する。一方、（７）式または（８）式で示される被
減数の残りのビットはそのまま出力され、結局減算器１
３の減算結果と合わせて指数加算結果として出力される
。つまり、指数加算結果を得るための式は、次式のよう
になる。

ｘ＋ｙ＋Ｂ＋２’−’　−２”−” ”ｘ＋ｙ＋Ｂ　　　　　　　　　　　　（９）この式は
、正しい指数加算のフォーマットとなっている。

なお、定数Ｂの値の違いによるセレクタ１１の切換えは
、外部から与えられる切換信号により行われ、定数Ｂ　
＝　２　”−’の時にはセレクタ１１は加算器１の出力
をセレクトし、定数Ｂ＝２’−’−１の時にはセレクタ
１１は＋１インクリメンタ１０の出力をセレクトする。

定数Ｂの値に応じてセレクタ１１が正しい切換えを行え
ば、減算器１３による減算はそのいずれに対しても上位
２ビットに−１２−一 対する減算を行い、残りビットと合わせて（９）式に示
される正しい減算を行う。

第３図は本発明の他の実施例を示す構成ブロック図であ
る。第１図と同一のものは、同一の句号を付して示す。

この実施例では、加算器２０は最下位への桁上げ入力を
具備しており、定数Ｂ＝２ｎ−１を用いる場合には最下
位への桁上げ入力を行わず、定数Ｂ−２”−１−１を用
いる場合には最下位への桁上げ入力を行い１を加算する
ようにしたものである。いずれの定数Ｂを用いた場合で
も、加算器２０の出力として桁上がりを含めて（７）。

（８）式に示すようなｎ＋１ビットの中間結果Ｘ＋３７
＋Ｂ＋２”四が得られ、最終結果Ｚ＝ｘ＋ｙ＋Ｂを得る
ために減算器１３は桁上がりを含めた上位２ビットに対
する減算を行えばよい。

上述の説明では、＋１インクリメンタ１０は加算の後に
＋１する場合を例にとったが、本発明はこれに限るもの
ではなく、一方の入力を＋１するようにしても、あるい
は加算器１の桁上げ入力を利用するようにしてもよい。

どの方法をとりでも（８）式が得られる。

［発明の効果］ 以上、詳細に説明したように、本発明によれば指数値に
定数Ｂを加えた２個のデータＸ、Ｙを指数部のデータと
するデータ表現形式のうち、定数Ｂ　＝　２　”−’の
場合と定数Ｂ＝２’−’−１の場合の２つの表現形式を
単一の乗算装置で処理するため、加算器１の出力に＋１
インクリメンタ１０で＋１加算し、定数Ｂ−２“−１−
１の場合のみこの＋１加算結果をセレクタ１１でセレク
トし、定数Ｂ＝２°−１の場合には加算器１の出力をセ
レクタ１１でセレクトするようにする。更に、２“−を
２進表現で表すとＭＳＢのみ１″で残りは全て“０”で
あることから、減算器１３による減算を加算の時の桁上
がりも含めて上位２ビットに対してのみ行う。このよう
な構成とすることにより、異なるデータ表現形式の指数
部演算を回路規模の小さい演算器を用いて実現できるよ
うにすることができ−１Ａ　　− る浮動小数点乗算における指数演筒装置を提供すること
ができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の作用説明図、 第３図は本発明の他の実施例を示す構成ブロック図、 第４図は従来装置の構成ブロック図である。 第１図において、 １は加算器、 １０は＋１インクリメンタ、 １１はセレクタ、 １３は減算器である。

Claims (1)

1. 【特許請求の範囲】 Ｂを定数として被演算データの指数ｘをＸ＝ｘ＋Ｂで、
   被演算データの指数ｙをＹ＝ｙ＋Ｂで表し、浮動小数点
   乗算時にこれら被演算データの指数ｘ、ｙの指数演算を
   行う装置において、 データＸ、Ｙを入力して加算演算を行う加算器（１）と
   、 該加算器（１）の出力を受けてこれに＋１加算を行うか
   またはデータ入力Ｘ、Ｙのいずれかに＋１加算を行う＋
   １インクリメンタ（１０）と、前記加算器（１）の出力
   及び＋１インクリメンタ（１０）の出力を受けて外部切
   換え信号によりそのいずれか一方をセレクトするセレク
   タ（１１）と、 該セレクタ（１１）出力から所定の定数を減算するに、
   桁上がりも含めてそれぞれ上位２ビットに対してのみ行
   う減算器（１３）とを具備し、該減算器（１３）出力と
   桁上げを含めた上位２ビットを除くセレクタ（１１）出
   力とを合わせてその出力とするように構成したことを特
   徴とする浮動小数点乗算における指数演算装置。