JPH0230173A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0230173A JPH0230173A JP63181048A JP18104888A JPH0230173A JP H0230173 A JPH0230173 A JP H0230173A JP 63181048 A JP63181048 A JP 63181048A JP 18104888 A JP18104888 A JP 18104888A JP H0230173 A JPH0230173 A JP H0230173A
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- JP
- Japan
- Prior art keywords
- voltage generation
- circuit
- circuits
- internal gate
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 230000000415 inactivating effect Effects 0.000 claims description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
Landscapes
- Bipolar Integrated Circuits (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に係シ、特にあらかじめ形
成された基本セルの配線パターンを切シ換える事により
任意の論理ゲート回路を形成し得るバイポーラ型の半導
体集積回路素子に関する。
成された基本セルの配線パターンを切シ換える事により
任意の論理ゲート回路を形成し得るバイポーラ型の半導
体集積回路素子に関する。
従来、この種のバイポーラ型の半導体集積回路装置は、
集積化する回路規模に応じて、ユーザが使い分は可能と
する為、大規模マスターチップ。
集積化する回路規模に応じて、ユーザが使い分は可能と
する為、大規模マスターチップ。
中規模マスターチップ、小規模マスターチップ等が開発
されている。
されている。
第２図は従来の半導体集積回路装置のチップレイアウト
を示す平面図である。同図において、半導体集積回路テ
ップ１の端部には電極バッド２が配列され、中央部には
多数の内部ゲート回路３が配列される。両端部に基準電
圧発生回路４が配置され、この基準電圧発生回路４と内
部ゲート回路３とは、基準電圧配線５で接続されている
。
を示す平面図である。同図において、半導体集積回路テ
ップ１の端部には電極バッド２が配列され、中央部には
多数の内部ゲート回路３が配列される。両端部に基準電
圧発生回路４が配置され、この基準電圧発生回路４と内
部ゲート回路３とは、基準電圧配線５で接続されている
。
この様なバイポーラ型の半導体集積回路装置は、内部ゲ
ート回路３に使用する基準電圧発生回路４を、それぞれ
のマスターチップのゲート回路規模に応じた性能を有す
る様に設計されて内蔵されており、基準電圧発生回路４
の消費電力がマスタチップ毎に固定されている。
ート回路３に使用する基準電圧発生回路４を、それぞれ
のマスターチップのゲート回路規模に応じた性能を有す
る様に設計されて内蔵されており、基準電圧発生回路４
の消費電力がマスタチップ毎に固定されている。
前述した従来のバイポーラ型の半導体集積回路装置では
、ユーザが、多数本の入出力ビンを有し、かつ小規模な
回路を集積化する場合、大規模マスターチップを選択す
る必要がある為、集積化するゲート回路の消費電力に対
し、基準電圧発生回路４の消費電力が支配的となシ、集
積化する回路規模に比らべ、半導体チップの消費電力が
太きいという欠点があった。
、ユーザが、多数本の入出力ビンを有し、かつ小規模な
回路を集積化する場合、大規模マスターチップを選択す
る必要がある為、集積化するゲート回路の消費電力に対
し、基準電圧発生回路４の消費電力が支配的となシ、集
積化する回路規模に比らべ、半導体チップの消費電力が
太きいという欠点があった。
本発明の目的は、前記欠点が解決され、不必要な消費電
力の増大を招かないようにした半導体集積回路装置を提
供することにある。
力の増大を招かないようにした半導体集積回路装置を提
供することにある。
本発明の構成は、多数の内部ゲート回路と基準電圧発生
回路とを半導体チップ上に配置した半導体集積回路装置
において、前記基準電圧発生回路を前記内部ケート回路
を略二分する位置に設け、前記内部ゲート回路のうち使
用しないゲート回路に対応した前記基準電圧発生回路を
不活性とする切り換え手段を設けたことを特徴とする。
回路とを半導体チップ上に配置した半導体集積回路装置
において、前記基準電圧発生回路を前記内部ケート回路
を略二分する位置に設け、前記内部ゲート回路のうち使
用しないゲート回路に対応した前記基準電圧発生回路を
不活性とする切り換え手段を設けたことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の半導体集積回路装置のチッ
プレイアウトを示す平面図である。同図において、本実
施例の半導体集積回路装置の基準電圧発生回路は、内部
ケート回路３の略中央部に配置され、内部ゲート回路３
の一段毎に独立させて多数配列されており、基準電圧配
線５で個々の内部ケート回路３と個々の基準電圧発生回
路４とを半導体集積回路チップ１上で結線する様に構成
されている。
プレイアウトを示す平面図である。同図において、本実
施例の半導体集積回路装置の基準電圧発生回路は、内部
ケート回路３の略中央部に配置され、内部ゲート回路３
の一段毎に独立させて多数配列されており、基準電圧配
線５で個々の内部ケート回路３と個々の基準電圧発生回
路４とを半導体集積回路チップ１上で結線する様に構成
されている。
今、所望の論理回路を実現する場合、内部ゲト回路３の
配線パターンを切り換えるが、同時に基準電圧発生回路
４の配線パターンも使用している内部ゲート回路３の段
に対応した基準電圧発生回路４のみ活性化し、使用しな
いゲート回路段の基準電圧発生回路４には電源を供給し
ない様に切り換える。
配線パターンを切り換えるが、同時に基準電圧発生回路
４の配線パターンも使用している内部ゲート回路３の段
に対応した基準電圧発生回路４のみ活性化し、使用しな
いゲート回路段の基準電圧発生回路４には電源を供給し
ない様に切り換える。
以上、本冥施例では、基準電圧発生回路ブロックを内部
ケート回路ブロックの略中央部即ち二分割位置に配置し
、個々の内部ゲート回路段毎に独立に基準電圧発生回路
の活性、不活性を切シ換える構成とした。
ケート回路ブロックの略中央部即ち二分割位置に配置し
、個々の内部ゲート回路段毎に独立に基準電圧発生回路
の活性、不活性を切シ換える構成とした。
以上説明した様に、本発明は、基準電圧発生回路を内部
ケート回路段に対応させて独立に配置し、使用する内部
ケート回路段に対応した基準電圧発生回路のみ動作状態
とする構成にした事によシ、大規模マスターチップに小
規模な回路を集積化する場合でも、不必要な消費電力の
増大を招かず、集積化が可能であシ、低消費電力化が実
現できる効果がある。
ケート回路段に対応させて独立に配置し、使用する内部
ケート回路段に対応した基準電圧発生回路のみ動作状態
とする構成にした事によシ、大規模マスターチップに小
規模な回路を集積化する場合でも、不必要な消費電力の
増大を招かず、集積化が可能であシ、低消費電力化が実
現できる効果がある。
・・・基準電圧配線。
代御人 弁理士
内厚
目
第１図は本発明の一実施例の半導体集積回路装置のチッ
プレイアウトを示す平面図、第２図は従来の半導体集積
回路装置のチップレイアウトを示す平面図である。
プレイアウトを示す平面図、第２図は従来の半導体集積
回路装置のチップレイアウトを示す平面図である。
Claims (1)
- 多数の内部ゲート回路と基準電圧発生回路とを半導体チ
ップ上に配置した半導体集積回路装置において、前記基
準電圧発生回路を前記内部ゲート回路を略二分する位置
に設け、前記内部ゲート回路のうち使用しないゲート回
路に対応した前記基準電圧発生回路を不活性とする切り
換え手段を設けたことを特徴とする半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181048A JPH0230173A (ja) | 1988-07-19 | 1988-07-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181048A JPH0230173A (ja) | 1988-07-19 | 1988-07-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0230173A true JPH0230173A (ja) | 1990-01-31 |
Family
ID=16093863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63181048A Pending JPH0230173A (ja) | 1988-07-19 | 1988-07-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0230173A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08288478A (ja) * | 1995-04-20 | 1996-11-01 | Nec Corp | マスタスライスｌｓｉ |
-
1988
- 1988-07-19 JP JP63181048A patent/JPH0230173A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08288478A (ja) * | 1995-04-20 | 1996-11-01 | Nec Corp | マスタスライスｌｓｉ |
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