JPH02300852A - 命令実行のシリアライズ制御方式 - Google Patents
命令実行のシリアライズ制御方式Info
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- 238000000034 method Methods 0.000 claims description 28
- 230000008569 process Effects 0.000 claims description 21
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 14
- 230000010365 information processing Effects 0.000 claims description 3
- 230000008034 disappearance Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 11
- 230000005540 biological transmission Effects 0.000 description 7
- 238000001514 detection method Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100082837 Arabidopsis thaliana PEN1 gene Proteins 0.000 description 1
- 101100366936 Caenorhabditis elegans sto-3 gene Proteins 0.000 description 1
- 235000009854 Cucurbita moschata Nutrition 0.000 description 1
- 240000001980 Cucurbita pepo Species 0.000 description 1
- 235000009852 Cucurbita pepo Nutrition 0.000 description 1
- 102100023696 Histone-lysine N-methyltransferase SETDB1 Human genes 0.000 description 1
- 101710168120 Histone-lysine N-methyltransferase SETDB1 Proteins 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 235000020354 squash Nutrition 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000010200 validation analysis Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
スカラユニットとベクトルユニットとを備える情報処理
システムにおける命令実行のシリアライズ制御方式に関
し、 ＰＯＳＴ命令／ＷＡ Ｉ Ｔ命令を用いたシリアライズ
制御において、インタロックされているスカラ命令の実
行開始を早めることを目的とし、スカラユニットは、Ｐ
ＯＳＴ命令の実行時に、先行する主記憶アクセスの未終
了を表すアクセス未終了信号を強制的に発生するととも
に、この強制信号をベクトルユニットから送られてくる
アクセス未終了信号に継続させていくよう処理する手段
と、ＷＡ■Ｔ命令の実行時に、この手段がアクセス未終
了信号の存在状態を表示しているときには、後続する主
記憶アクセスに対してのインタロツタ信号を発生すると
ともに、消滅状態を表示しているときには発生しないよ
う処理するインタロック信号発生手段とを備え、ベクト
ルユニットは、スカラユニットから送られてくるＰＯＳ
Ｔ命令が発信するまでの間、アクセス未終了信号を強制
的にスカラユニソトに送出するとともに、この強制信号
を本来のアクセス未終了信号に継続させていくよう処理
する手段を備えるよう構成する。
システムにおける命令実行のシリアライズ制御方式に関
し、 ＰＯＳＴ命令／ＷＡ Ｉ Ｔ命令を用いたシリアライズ
制御において、インタロックされているスカラ命令の実
行開始を早めることを目的とし、スカラユニットは、Ｐ
ＯＳＴ命令の実行時に、先行する主記憶アクセスの未終
了を表すアクセス未終了信号を強制的に発生するととも
に、この強制信号をベクトルユニットから送られてくる
アクセス未終了信号に継続させていくよう処理する手段
と、ＷＡ■Ｔ命令の実行時に、この手段がアクセス未終
了信号の存在状態を表示しているときには、後続する主
記憶アクセスに対してのインタロツタ信号を発生すると
ともに、消滅状態を表示しているときには発生しないよ
う処理するインタロック信号発生手段とを備え、ベクト
ルユニットは、スカラユニットから送られてくるＰＯＳ
Ｔ命令が発信するまでの間、アクセス未終了信号を強制
的にスカラユニソトに送出するとともに、この強制信号
を本来のアクセス未終了信号に継続させていくよう処理
する手段を備えるよう構成する。
本発明は、スカラユニノトとスカラユニソトから送られ
るベクトル命令を処理するベクトルユニットとを備えた
科学技術用計算機等の情報処理システムにおける命令実
行のシリアライズ制御方式％式％ このような科学技術用計算機システムでは、スカラ命令
とベクトル命令、あるいはベクトル命令とベクトル命令
間で命令の先行制御や並列実行が行われることがあるた
め、主記憶参照順序が保証されないことがある。これか
ら、主記憶参照順序を保証するためにはベクトルオペレ
ーションのシリアライズを行う必要がある。
るベクトル命令を処理するベクトルユニットとを備えた
科学技術用計算機等の情報処理システムにおける命令実
行のシリアライズ制御方式％式％ このような科学技術用計算機システムでは、スカラ命令
とベクトル命令、あるいはベクトル命令とベクトル命令
間で命令の先行制御や並列実行が行われることがあるた
め、主記憶参照順序が保証されないことがある。これか
ら、主記憶参照順序を保証するためにはベクトルオペレ
ーションのシリアライズを行う必要がある。
ベクトルオペレーションのシリアライズとは、それ以前
に実行中である命令が生じる主記憶オペランドアクセス
をそれよりも後に実行すべき命令の主記憶オペランドア
クセスが生じる前に終了させることである。このベクト
ルオペレーションのシリアライズは、ベクトル命令同士
及びベクトル命令とスカラ命令の主記憶オペランドアク
セス間において意味をもち、スカシ命令間ではもともと
順序関係が保証されているため意味をもたない。
に実行中である命令が生じる主記憶オペランドアクセス
をそれよりも後に実行すべき命令の主記憶オペランドア
クセスが生じる前に終了させることである。このベクト
ルオペレーションのシリアライズは、ベクトル命令同士
及びベクトル命令とスカラ命令の主記憶オペランドアク
セス間において意味をもち、スカシ命令間ではもともと
順序関係が保証されているため意味をもたない。
近年の科学技術用計算機システムにおける高速化要求に
応えるため、本発明はベクトルオペレーションのシリア
ライズに伴うオーバーヘッドの削減を図ることを意図し
ている。
応えるため、本発明はベクトルオペレーションのシリア
ライズに伴うオーバーヘッドの削減を図ることを意図し
ている。
第１０閣に、本発明が適用される従来の科学技術用計算
機システムの構成例を示す。図中、１はスカラユニット
、２はベクトルユニット、３はベクトル実行部、４及び
５は乗算・加算パイプライン、６は除算パイプライン、
７はベクトルレジスタ、８及び９はロー ド・ストアバ
イブライン、１０は主記憶装置、１１はへり（・ル制御
部、１２はベクトル命令管理部、１３はベクトル記憶管
理部、１４は記憶制御部である。
機システムの構成例を示す。図中、１はスカラユニット
、２はベクトルユニット、３はベクトル実行部、４及び
５は乗算・加算パイプライン、６は除算パイプライン、
７はベクトルレジスタ、８及び９はロー ド・ストアバ
イブライン、１０は主記憶装置、１１はへり（・ル制御
部、１２はベクトル命令管理部、１３はベクトル記憶管
理部、１４は記憶制御部である。
スカラユニット１はプログラム中の命令を順次フエンチ
し、スカラ命令については自分自身で実行し、ベクトル
命令についてはベクトルユニット２へ送って実行させる
。ベクトルユニット２のベクトル制御部１１において、
ベクトル命令管理部１２はスカラユニット１から送られ
てきたベクトル命令を受は取り、実行を管理する。ベク
トルＩ。
し、スカラ命令については自分自身で実行し、ベクトル
命令についてはベクトルユニット２へ送って実行させる
。ベクトルユニット２のベクトル制御部１１において、
ベクトル命令管理部１２はスカラユニット１から送られ
てきたベクトル命令を受は取り、実行を管理する。ベク
トルＩ。
ＯＡＤ命令、ベクトル５ＴＯＲＥ命令の場合は、ベクト
ル記憶管理部１３が起動され、記憶制御部１４を介して
主記憶装置１０へのアクセスが行われる。主記憶装置１
０からヘク［・ルレジスタ７へのベクトルデータのＬＯ
ＡＤ処理、およびベク［・ルレジスタ７から主記憶装置
１０へのベクトルデータの５ＴＯＲＥ処理は、ロード・
ストアパイプライン８，９を用いて行われる。一方、ス
カラユニソト１から主記憶装置１０へのアクセスは、ベ
クトルユニット２内の記憶制御部１４を介して行われる
。
ル記憶管理部１３が起動され、記憶制御部１４を介して
主記憶装置１０へのアクセスが行われる。主記憶装置１
０からヘク［・ルレジスタ７へのベクトルデータのＬＯ
ＡＤ処理、およびベク［・ルレジスタ７から主記憶装置
１０へのベクトルデータの５ＴＯＲＥ処理は、ロード・
ストアパイプライン８，９を用いて行われる。一方、ス
カラユニソト１から主記憶装置１０へのアクセスは、ベ
クトルユニット２内の記憶制御部１４を介して行われる
。
スカシユニット１とベクトルユニット２とは、可能な限
り並列に動作することがシステムの処理性能を高めるう
えで望ましい。しかし、プログラム中のベクトル命令あ
るいはスカシ命令が、先行するベクトル命令あるいはス
カシ命令の実行結果のデータを主記憶オペランドとして
使用する場合、それらの命令間での実行順序を保証する
ことが必要となる。この制御″Ｂが、ベクトルオペレー
ションのシリアライズ制御である。
り並列に動作することがシステムの処理性能を高めるう
えで望ましい。しかし、プログラム中のベクトル命令あ
るいはスカシ命令が、先行するベクトル命令あるいはス
カシ命令の実行結果のデータを主記憶オペランドとして
使用する場合、それらの命令間での実行順序を保証する
ことが必要となる。この制御″Ｂが、ベクトルオペレー
ションのシリアライズ制御である。
従来のシステムにおいて、ベクトルオペレーションのシ
リアライズ制御を、ＰＯＳＴＯ３上びＷＡＣＴ命令を利
用して行う方法がある。この方法は、ＰＯＳＴＯ３上り
前に実行されるべき命令の主記憶オペランドの参照が、
ＷＡＩＴ命令より後で実行されるべき命令の主記憶オペ
ランドの参照よりも早く行われるように制御するもので
ある。
リアライズ制御を、ＰＯＳＴＯ３上びＷＡＣＴ命令を利
用して行う方法がある。この方法は、ＰＯＳＴＯ３上り
前に実行されるべき命令の主記憶オペランドの参照が、
ＷＡＩＴ命令より後で実行されるべき命令の主記憶オペ
ランドの参照よりも早く行われるように制御するもので
ある。
このため、ＰＯ５Ｔ命令とＷＡＩＴ命令にはさまれた命
令の主記憶オペランドは、ベクトルオペレーションのシ
リアライズの対象から除外されることになる。
令の主記憶オペランドは、ベクトルオペレーションのシ
リアライズの対象から除外されることになる。
従来、ベクトル命令とスカシ命令の各組み合わせでのシ
リアライズの保証は、次のように行われている。
リアライズの保証は、次のように行われている。
＋１１ ベクトル命令−ベクトル命令間のシリアライ
ズ （ａ） Ｐ ＯＳ Ｔ命令に先行するベクトルＬＯＡＤ
命令の保証 一ブライオリティがとれるまで。
ズ （ａ） Ｐ ＯＳ Ｔ命令に先行するベクトルＬＯＡＤ
命令の保証 一ブライオリティがとれるまで。
（ｂｌ Ｐ ＯＳ Ｔ命令に先行するベクトル５ＴＯＰ
Ｅ命令の保証 一ブライオリティがとれるまで。
Ｅ命令の保証 一ブライオリティがとれるまで。
（２） スカシ命令−ベクトル命令間のシリアライズ
（ａｌ Ｐ ＯＳ Ｔ命令に先行するスカシＬＯＡＤ命
令の保証 −もともと保証されている。
令の保証 −もともと保証されている。
（ｂｌ Ｐ ＯＳ Ｔ命令に先行するスカシ５ＴＯＲＥ
命令の保証 一ブライオリティがとれるまで。
命令の保証 一ブライオリティがとれるまで。
（３） ベクトル命令−スカシ命令間のシリアライ（
ａｌ Ｐ ＯＳ Ｔ命令に先行するヘクトルＬＯＡＤ命
令の保証 一プライオリティがとれるまで。
ａｌ Ｐ ＯＳ Ｔ命令に先行するヘクトルＬＯＡＤ命
令の保証 一プライオリティがとれるまで。
（ｂ） Ｐ ＯＳ Ｔ命令に先行するベクトル５ＴＯＲ
Ｅ命令の保証 一スカラユニット１へのバッファ・ インバリデーシランが全てスカシ ユニット１に反映されるまで。
Ｅ命令の保証 一スカラユニット１へのバッファ・ インバリデーシランが全てスカシ ユニット１に反映されるまで。
ここで、上記（３）の（ｂ）は、ＰＯＳＴＯ３上先行す
るベクトル５ＴＯＲＥ命令によって主記憶装置１０にデ
ータを書き込んだ場合、スカシユニット１内のバッファ
（キャッシュと称されている）に該当するアドレスの
旧データがあれば、それらを全て無効化するバッファ無
効化（インバリデーション）処理を行い、これが終了す
るまでは、ＷＡ［Ｔ命令の後の主記憶参照を伴うスカシ
命令を実行させないことを意味している。
るベクトル５ＴＯＲＥ命令によって主記憶装置１０にデ
ータを書き込んだ場合、スカシユニット１内のバッファ
（キャッシュと称されている）に該当するアドレスの
旧データがあれば、それらを全て無効化するバッファ無
効化（インバリデーション）処理を行い、これが終了す
るまでは、ＷＡ［Ｔ命令の後の主記憶参照を伴うスカシ
命令を実行させないことを意味している。
次に、第１１図及び第１２図を使い、上記（３）の由）
に関しての従来のシリアライズ制御方式による命令シー
ケンスの処理について具体的に説明する。
に関しての従来のシリアライズ制御方式による命令シー
ケンスの処理について具体的に説明する。
第１１図は、ＰＯＳＴＯ３上ＷＡ Ｉ Ｔ命令とを用い
てシリアライズ制御を行う命令シーケンスの例を示した
もので、ＶＳＴはベクトル５ＴＯＲＥ命令、ＬＤはスカ
シＬＯＡＤ命令を表している。
てシリアライズ制御を行う命令シーケンスの例を示した
もので、ＶＳＴはベクトル５ＴＯＲＥ命令、ＬＤはスカ
シＬＯＡＤ命令を表している。
この図の例では、ＰＯＳＴの前にある■のＶＳＴが実行
完了するまでは、ＷＡ ｒ Ｔｏ）後にある■のＬＤは
実行されず、これらＶＳＴとＬＤとの間の主記憶参照順
序は保証される。一方、ＰＯＳＴとＷＡＩＴの間にある
■ないし■のＶＳＴについては、シリアライズ制御は行
われずに主記憶の参照順序は保証されないことになる。
完了するまでは、ＷＡ ｒ Ｔｏ）後にある■のＬＤは
実行されず、これらＶＳＴとＬＤとの間の主記憶参照順
序は保証される。一方、ＰＯＳＴとＷＡＩＴの間にある
■ないし■のＶＳＴについては、シリアライズ制御は行
われずに主記憶の参照順序は保証されないことになる。
第１２図は、この第１１図に示されている命令シーケン
スの処理フローを示したものである。この例では、第１
θ図のベクトルユニット２のヘクトル命令管理部１２に
より、第１１図中の■ないし■のベクトル命令ＶＳＴは
、２本のパイプラインを用いてこの第１２図に示すよう
に順次２命令ずつ並列実行されることになる。
スの処理フローを示したものである。この例では、第１
θ図のベクトルユニット２のヘクトル命令管理部１２に
より、第１１図中の■ないし■のベクトル命令ＶＳＴは
、２本のパイプラインを用いてこの第１２図に示すよう
に順次２命令ずつ並列実行されることになる。
この第１２図に示すように、従来のシリアライ文制御方
式では、ベクトル命令管理部１２は、■のＶＳＴの実行
が完了するまでの間、スカシユニット１に対して、ＰＯ
ＳＴ命令に先行する命令が未完了であることを示ずＰＯ
ＳＴ ＰＥＮＤＩＮＧを出力し、■のＶＳＴの実行が
完了すると、このＰＯＳＴ ＰＥＮＤＩＮＧをＯＦＦ
にする。ベクトル命令管理部１２は、続いて、■のＶＳ
Ｔまでの各ベクトル命令を発信した後にＷＡＩＴ命令を
発信し、スカシユニットｌに対して、ＷＡＩＴ命令の発
信を示すインタロック解除可能信号であるＷＡＩＴ
ＡＣＫを返す。そして、スカシユニット１は、ベクトル
ユニット２からのＷＡＩＴ−ＡＣＫを検出すると、ＰＯ
ＳＴ ＰＥＮＤＩＮＧがＯＦＦであることを確認して
、続く■のスカシＬ ＯＡ Ｄ命令ＬＤを発信する。
式では、ベクトル命令管理部１２は、■のＶＳＴの実行
が完了するまでの間、スカシユニット１に対して、ＰＯ
ＳＴ命令に先行する命令が未完了であることを示ずＰＯ
ＳＴ ＰＥＮＤＩＮＧを出力し、■のＶＳＴの実行が
完了すると、このＰＯＳＴ ＰＥＮＤＩＮＧをＯＦＦ
にする。ベクトル命令管理部１２は、続いて、■のＶＳ
Ｔまでの各ベクトル命令を発信した後にＷＡＩＴ命令を
発信し、スカシユニットｌに対して、ＷＡＩＴ命令の発
信を示すインタロック解除可能信号であるＷＡＩＴ
ＡＣＫを返す。そして、スカシユニット１は、ベクトル
ユニット２からのＷＡＩＴ−ＡＣＫを検出すると、ＰＯ
ＳＴ ＰＥＮＤＩＮＧがＯＦＦであることを確認して
、続く■のスカシＬ ＯＡ Ｄ命令ＬＤを発信する。
このように、従来のベクトル命令−スカシ命令のシリア
ライズでは、ＰＯＳＴ命令に先行する主記憶アクセス処
理の継続の認識と、ＷＡ Ｉ Ｔ命令開始の認識が、そ
れぞれベクトルユニット２内で、ＰＯＳＴ命令、ＷＡＩ
Ｔ命令が発信されたタイミングで行われるよう構成され
ていたのである。
ライズでは、ＰＯＳＴ命令に先行する主記憶アクセス処
理の継続の認識と、ＷＡ Ｉ Ｔ命令開始の認識が、そ
れぞれベクトルユニット２内で、ＰＯＳＴ命令、ＷＡＩ
Ｔ命令が発信されたタイミングで行われるよう構成され
ていたのである。
しかしながら、このような従来のベクトル命令−スカシ
命令のシリアライズでは、スカラユニソトｌでは、ベク
トルユニット２から送られてくるＰＯＳＴ ＰＥＮＤ
ＩＮＧがＯＦＦになっても、更にベクトルユニット２か
らＷＡＩＴ ＡＣＫが送られて（るまでは、後続命令
を発信することができなかった。すなわち、ＰＯＳＴ命
令に先行する主記憶アクセス処理が終了しているにもか
かわらず、ベクトルユニット 信しないために、スカシユニット１側では、後続命令を
発信することができなかったのである．このため、スカ
シユニット１の後続命令が待たされる場合があり、シリ
アライズ処理によるオーバヘッドが増大するという問題
点があった。
命令のシリアライズでは、スカラユニソトｌでは、ベク
トルユニット２から送られてくるＰＯＳＴ ＰＥＮＤ
ＩＮＧがＯＦＦになっても、更にベクトルユニット２か
らＷＡＩＴ ＡＣＫが送られて（るまでは、後続命令
を発信することができなかった。すなわち、ＰＯＳＴ命
令に先行する主記憶アクセス処理が終了しているにもか
かわらず、ベクトルユニット 信しないために、スカシユニット１側では、後続命令を
発信することができなかったのである．このため、スカ
シユニット１の後続命令が待たされる場合があり、シリ
アライズ処理によるオーバヘッドが増大するという問題
点があった。
本発明はかかる事情に鑑みてなされたものであって、Ｐ
ＯＳＴ命令／ＷＡＩＴ命令を用いたベクトル命令からス
カシ命令へのシリアライズにおいて、スカシユニット１
においてインタロックされているスカシ命令の実行開始
を早めて、ベクトル命令とスカシ命令の並列実行の０Ｔ
能性を高めるようにすることを目的とするものである。
ＯＳＴ命令／ＷＡＩＴ命令を用いたベクトル命令からス
カシ命令へのシリアライズにおいて、スカシユニット１
においてインタロックされているスカシ命令の実行開始
を早めて、ベクトル命令とスカシ命令の並列実行の０Ｔ
能性を高めるようにすることを目的とするものである。
第１図は本発明の原理構成図である。
図中、第１０図で説明したものと同じものについては、
同一の記号で示しである．１００はスカシ命令管理部で
あって、スカシ命令の実行を管理するもの、１０１はＰ
ＯＳＴ命令検出部であって、ＰＯＳＴ命令の実行開始を
検出するもの、１０２はＷＡＩＴ命令検出部であって、
ＷＡＩＴ命令の実行開始を検出するもの、１０３はアク
セス未終了信号発生部であって、ＰＯＳＴ命令検出部１
０１によりＰＯＳＴ命令が検出されるときに、そのＰＯ
ＳＴ命令に先行する主記憶アクセスが未だ終了していな
いことを表すアクセス未終了信号を強制的に発生するも
の、１０４はインタロック信号発生部であって、ＷＡＩ
Ｔ命令検出部１０２によりＷＡＩＴ命令が検出されると
きに、アクセス未終了信号発生部１０３からのアクセス
未終了信号の出力状態に従って、そのＷＡＩＴ命令に後
続する主記憶アクセスをインタロックするためのインタ
ロック信号を発生するもの、１０５はスカシ実行部であ
って、スカシ命令を実行するもの、１０６は後続命令イ
ンタロック部であって、インタロック信号発生部１０４
からのインタロック信号に応じて、ＷＡＩＴ命令に後続
する主記憶アクセスをインタロックするもの、２００は
アクセス未終了信号送出部であって、スカシユニット１
からＰＯＳＴ命令が送られてくるときに、そのＰＯＳＴ
命令に先行する主記憶アクセスが未だ終了していないこ
とを表すアクセス未終了信号をスカシユニット１に対し
て送出するもの、２０１はシリアライズ制御部であって
、シリアライズ処理の制御を実行するものである。
同一の記号で示しである．１００はスカシ命令管理部で
あって、スカシ命令の実行を管理するもの、１０１はＰ
ＯＳＴ命令検出部であって、ＰＯＳＴ命令の実行開始を
検出するもの、１０２はＷＡＩＴ命令検出部であって、
ＷＡＩＴ命令の実行開始を検出するもの、１０３はアク
セス未終了信号発生部であって、ＰＯＳＴ命令検出部１
０１によりＰＯＳＴ命令が検出されるときに、そのＰＯ
ＳＴ命令に先行する主記憶アクセスが未だ終了していな
いことを表すアクセス未終了信号を強制的に発生するも
の、１０４はインタロック信号発生部であって、ＷＡＩ
Ｔ命令検出部１０２によりＷＡＩＴ命令が検出されると
きに、アクセス未終了信号発生部１０３からのアクセス
未終了信号の出力状態に従って、そのＷＡＩＴ命令に後
続する主記憶アクセスをインタロックするためのインタ
ロック信号を発生するもの、１０５はスカシ実行部であ
って、スカシ命令を実行するもの、１０６は後続命令イ
ンタロック部であって、インタロック信号発生部１０４
からのインタロック信号に応じて、ＷＡＩＴ命令に後続
する主記憶アクセスをインタロックするもの、２００は
アクセス未終了信号送出部であって、スカシユニット１
からＰＯＳＴ命令が送られてくるときに、そのＰＯＳＴ
命令に先行する主記憶アクセスが未だ終了していないこ
とを表すアクセス未終了信号をスカシユニット１に対し
て送出するもの、２０１はシリアライズ制御部であって
、シリアライズ処理の制御を実行するものである。
本発明では、スカシユニット１のアクセス未終子信号発
生部１０３は、スカシユニット１内でＰＯＳＴ命令の実
行が開始されると、ベク［・ルユニット２とは関係なく
直ちにインタロック信号発生部１０４に対してアクセス
未終了信号のラッチ出力を出力する。そして、スカラユ
ニット１は、このＰＯＳＴ命令をベクトルユニット２の
ベクトル命令管理部１２に渡すよう処理する。ベクトル
命令管理部１２のアクセス未終了信号送出部２００は、
このＰＯＳＴ命令を受は取ると、直ちにスカラユニノ）
・１のアクセス未終了信号発生部１０３及びインタロッ
ク信号発生部１０４に対してアクセス未終了信号を送出
するよう処理する。そして、シリアライズ制？１部２０
１は、受は取ったＰＯ８Ｔ命令の発信に応じて記憶ＩＩ
ｉｎ部１４に対してシリアライズ処理を起動する。
生部１０３は、スカシユニット１内でＰＯＳＴ命令の実
行が開始されると、ベク［・ルユニット２とは関係なく
直ちにインタロック信号発生部１０４に対してアクセス
未終了信号のラッチ出力を出力する。そして、スカラユ
ニット１は、このＰＯＳＴ命令をベクトルユニット２の
ベクトル命令管理部１２に渡すよう処理する。ベクトル
命令管理部１２のアクセス未終了信号送出部２００は、
このＰＯＳＴ命令を受は取ると、直ちにスカラユニノ）
・１のアクセス未終了信号発生部１０３及びインタロッ
ク信号発生部１０４に対してアクセス未終了信号を送出
するよう処理する。そして、シリアライズ制？１部２０
１は、受は取ったＰＯ８Ｔ命令の発信に応じて記憶ＩＩ
ｉｎ部１４に対してシリアライズ処理を起動する。
このようにしてシリアライズ処理に入ると、シリアライ
ズ制御部２０１は、記憶制御部１４からの情報に従って
、受は取ったＰＯＳＴ命令に先行する主記憶アクセスが
終了していない間、アクセス未終了信号送出部２００に
対してアクセス未終了信号を出力する。この出力処理に
より、アクセス未終了信号送出部２００は、ＰＯＳＴ命
令がベクトルユニット２に渡されたときからそのＰＯ８
Ｔ命令に先行する主記憶アクセスが終了するまでの間、
アクセス未終了信号発生部１０３及びインタロック信号
発生部１０４に対してアクセス未終了信号を送出するこ
とになる。
ズ制御部２０１は、記憶制御部１４からの情報に従って
、受は取ったＰＯＳＴ命令に先行する主記憶アクセスが
終了していない間、アクセス未終了信号送出部２００に
対してアクセス未終了信号を出力する。この出力処理に
より、アクセス未終了信号送出部２００は、ＰＯＳＴ命
令がベクトルユニット２に渡されたときからそのＰＯ８
Ｔ命令に先行する主記憶アクセスが終了するまでの間、
アクセス未終了信号発生部１０３及びインタロック信号
発生部１０４に対してアクセス未終了信号を送出するこ
とになる。
一方、スカラユニット１のインタロック信号発生部１０
４は、スカシユニット１内でＷＡ Ｉ Ｔ命令の実行が
開始されるときにおいて、アクセス未終了信号発生部１
０３からアクセス未終了信号が出力されているときには
、後続命令インタロック部１０６に対してインタロック
信号を出力するよう処理するとともに、アクセス未終了
信号が出力されていないときには、インタロック信号を
出力しないよう処理する。このインタロック信号に従っ
て、後続命令インタロック部１０６は、ＷＡＸＴ命令に
後続する主記憶アクセスの実行をインタロックすること
になる。このスカラユニットｌの処理時にあって、アク
セス未終了信号送出部２０Ｏからのアクセス未終了信号
が消滅するとき、すなわち、ＰＯＳＴ命令に先行する主
記憶アクセスが終了するときには、アクセス未終了信号
発生部１０３はそのアクセス未終了信号のラッチ出力を
リセットするとともに、インタロック信号発生部１０４
は、出力しているインタロック信号をリセットするよう
処理する。
４は、スカシユニット１内でＷＡ Ｉ Ｔ命令の実行が
開始されるときにおいて、アクセス未終了信号発生部１
０３からアクセス未終了信号が出力されているときには
、後続命令インタロック部１０６に対してインタロック
信号を出力するよう処理するとともに、アクセス未終了
信号が出力されていないときには、インタロック信号を
出力しないよう処理する。このインタロック信号に従っ
て、後続命令インタロック部１０６は、ＷＡＸＴ命令に
後続する主記憶アクセスの実行をインタロックすること
になる。このスカラユニットｌの処理時にあって、アク
セス未終了信号送出部２０Ｏからのアクセス未終了信号
が消滅するとき、すなわち、ＰＯＳＴ命令に先行する主
記憶アクセスが終了するときには、アクセス未終了信号
発生部１０３はそのアクセス未終了信号のラッチ出力を
リセットするとともに、インタロック信号発生部１０４
は、出力しているインタロック信号をリセットするよう
処理する。
このように動作することから、本発明では、スカラユニ
ット１でのＷＡＩＴ命令の実行開始時に、既にＰＯＳＴ
命令に先行する主記憶アクセスが終了しているときには
、アクセス未終了信号発生部１０３のアクセス未終了信
号は既にリセットされているので、インタロック信号発
生部１０４がインタロック信号を出力することはなく、
従ってスカラ実行部１０５は直ちにＷＡＩＴ命令に後続
する主記憶アクセスの実行に入れることになる。そして
、ＷＡＩＴ命令の実行開始時に、ＰＯＳＴ命令に先行す
る主記憶アクセスが終了していないがためにインタロッ
ク信号発生部１０４がインタロック信号を出力するとき
にあっては、主記憶アクセスの終了と同時にインタロッ
ク信号発生部１０４はそのインタロツタ信号をリセット
するので、スカラ實行部１０５は、ＰＯＳＴ命令に先行
する主記憶アクセスの終了と同時にＷＡ Ｉ Ｔ命令に
後続する主記憶アクセスの実行に入れることになる。
ット１でのＷＡＩＴ命令の実行開始時に、既にＰＯＳＴ
命令に先行する主記憶アクセスが終了しているときには
、アクセス未終了信号発生部１０３のアクセス未終了信
号は既にリセットされているので、インタロック信号発
生部１０４がインタロック信号を出力することはなく、
従ってスカラ実行部１０５は直ちにＷＡＩＴ命令に後続
する主記憶アクセスの実行に入れることになる。そして
、ＷＡＩＴ命令の実行開始時に、ＰＯＳＴ命令に先行す
る主記憶アクセスが終了していないがためにインタロッ
ク信号発生部１０４がインタロック信号を出力するとき
にあっては、主記憶アクセスの終了と同時にインタロッ
ク信号発生部１０４はそのインタロツタ信号をリセット
するので、スカラ實行部１０５は、ＰＯＳＴ命令に先行
する主記憶アクセスの終了と同時にＷＡ Ｉ Ｔ命令に
後続する主記憶アクセスの実行に入れることになる。
このように、従来はベクトルユニット２におけるＷへＩ
Ｔ命令の発信時に応じてＷＡＩＴ命令に後続する主記憶
アクセスの実行に入るようにしていたのに対して、本発
明では、スカラユニット１におけるＷＡ Ｉ Ｔ命令の
実行時に、ＰＯＳＴ命令に先行する主記憶アクセスが終
了しているのか否かを判断するよう構成して、終了して
いると判断するときには直ちにＷＡＩＴ命令に後続する
主記憶アクセスの実行に入るように構成したことから、
シリアライズ処理のオーバヘッドがなくなるとともに、
ＰＯＳＴ命令とＷＡＩＴ命令との間に沢山のベクトル命
令を挿入することで、ベクトル命令とスカラ命令の並列
実行による性能向上が期待できるようになるのである。
Ｔ命令の発信時に応じてＷＡＩＴ命令に後続する主記憶
アクセスの実行に入るようにしていたのに対して、本発
明では、スカラユニット１におけるＷＡ Ｉ Ｔ命令の
実行時に、ＰＯＳＴ命令に先行する主記憶アクセスが終
了しているのか否かを判断するよう構成して、終了して
いると判断するときには直ちにＷＡＩＴ命令に後続する
主記憶アクセスの実行に入るように構成したことから、
シリアライズ処理のオーバヘッドがなくなるとともに、
ＰＯＳＴ命令とＷＡＩＴ命令との間に沢山のベクトル命
令を挿入することで、ベクトル命令とスカラ命令の並列
実行による性能向上が期待できるようになるのである。
以下、実施例に従って本発明の詳細な説明する。
第２図に、本発明の一実施例システムの構成を示す０図
中、１はスカラユニット（ＳＵと称することがある）、
２はベクトルユニット（ＶＵと称することがある）、１
２はベクトル命令管理部（ｖｉと称することがある）、
１４は記憶制御部（ＭＣＵと称することがある）であり
、第１図に示されるものと同じものである。そして、ス
カシユニット１内のＢｕｆｆｅｒは、主記憶アクセスデ
ータのバッファであり、Ｐ ＯＳ Ｔ Ｐ ｅｎｄｉ
ｎｇ、、Ｗ ＡＩ Ｔｐｅｒ＋ｄｉｎｇは、それぞれラ
ンチである。また、記憶制御部１４内のＢＩＡＳは、ベ
クトル５ＴＯＲＥ命令が更新した主記憶アドレスをパフ
ファインバリデーシランのために保持しておくスタック
であり、このアドレスは後にスカシユニット１内のＢｕ
ｆｆｅｒに反映され、該当するアドレスのデータが無効
化される。
中、１はスカラユニット（ＳＵと称することがある）、
２はベクトルユニット（ＶＵと称することがある）、１
２はベクトル命令管理部（ｖｉと称することがある）、
１４は記憶制御部（ＭＣＵと称することがある）であり
、第１図に示されるものと同じものである。そして、ス
カシユニット１内のＢｕｆｆｅｒは、主記憶アクセスデ
ータのバッファであり、Ｐ ＯＳ Ｔ Ｐ ｅｎｄｉ
ｎｇ、、Ｗ ＡＩ Ｔｐｅｒ＋ｄｉｎｇは、それぞれラ
ンチである。また、記憶制御部１４内のＢＩＡＳは、ベ
クトル５ＴＯＲＥ命令が更新した主記憶アドレスをパフ
ファインバリデーシランのために保持しておくスタック
であり、このアドレスは後にスカシユニット１内のＢｕ
ｆｆｅｒに反映され、該当するアドレスのデータが無効
化される。
次に、第２図のブロック間に矢印で示される信号■ない
し■について説明する。
し■について説明する。
■ニジリアライズ起動信号（Ｖｉ→Ｍ Ｃ［Ｊ ）−Ｐ
ＯＳＴ命令に先行するずべての５ＴＯＲＥ命令が、すべ
てＢｒＡＳに入ったことが保証できるタイミングでＶｉ
からＭＣＵに送る。
ＯＳＴ命令に先行するずべての５ＴＯＲＥ命令が、すべ
てＢｒＡＳに入ったことが保証できるタイミングでＶｉ
からＭＣＵに送る。
■：ＢＩＡＳ ＰＥＮＤＩＮＧ信号（ＭＣＵ−４Ｖｉ
）−シリアライズ起動信号によりシリアライズが起動さ
れてから、ＢＩＡＳが空になるまでＯＮとなる。
）−シリアライズ起動信号によりシリアライズが起動さ
れてから、ＢＩＡＳが空になるまでＯＮとなる。
■：ＰＯＳＴ ＰＥＮＤＩＮＧ信号（Ｖｉ−４ＳＵ）
−３ＵからＰＯＳＴ命令を受は取るとＯＮになる。その
後、ＰＯＳＴ命令が発信されることでシリアライズ処理
が開始され、ＰＯＳＴ命令に先行するすべての５ＴＯＲ
Ｅ命令によるＢＩＡＳが空になり、かつ、ＰＯＳＴ命令
に先行するすべてのＬＯＡＤ命令のプライオリティがと
れるとＯＦＦになる。
−３ＵからＰＯＳＴ命令を受は取るとＯＮになる。その
後、ＰＯＳＴ命令が発信されることでシリアライズ処理
が開始され、ＰＯＳＴ命令に先行するすべての５ＴＯＲ
Ｅ命令によるＢＩＡＳが空になり、かつ、ＰＯＳＴ命令
に先行するすべてのＬＯＡＤ命令のプライオリティがと
れるとＯＦＦになる。
■ニジリアライズ終了信号（ＭＣＵ→５Ｕ）−ＢＩＡＳ
が空になったところで、Ｍ ＣＩＪからＳ ｔＪに送る
。ＳＵでは、この信号によリバッファインバリデーシッ
ンＢｌを行い、その期間、主記憶アクセススカラ命令を
インタロックする。
が空になったところで、Ｍ ＣＩＪからＳ ｔＪに送る
。ＳＵでは、この信号によリバッファインバリデーシッ
ンＢｌを行い、その期間、主記憶アクセススカラ命令を
インタロックする。
第１図でも説明したように、本発明では、スカラユニッ
ト１でのＷＡＩＴ命令の実行開始時に、ＰＯＳＴ命令に
先行する主記憶アクセスが終了したのか否かを判断して
、ＷＡＩＴ命令に後続する主記憶アクセスのインタロッ
クを決定するよう構成するものである。この構成にあっ
て、スカシユニット１側でＰＯＳＴ命令に先行する主記
憶アクセスが終了したのか否かを正確に判断できるよう
にするために、スカシユニット１内でＰＯＳＴ命令の実
行開始時にＰＯＳＴ ＰＥＮＤＩＮＧ信号を強制的に
発生させるどともに、この強制的に発生させたＰＯＳＴ
ＰＥＮＤＩＮＧ信号をベクトルユニット２から送ら
れてくるＰＯＳＴ ＰＥＮＤＩＮＧ信号に継続させて
いくよう構成するものである。
ト１でのＷＡＩＴ命令の実行開始時に、ＰＯＳＴ命令に
先行する主記憶アクセスが終了したのか否かを判断して
、ＷＡＩＴ命令に後続する主記憶アクセスのインタロッ
クを決定するよう構成するものである。この構成にあっ
て、スカシユニット１側でＰＯＳＴ命令に先行する主記
憶アクセスが終了したのか否かを正確に判断できるよう
にするために、スカシユニット１内でＰＯＳＴ命令の実
行開始時にＰＯＳＴ ＰＥＮＤＩＮＧ信号を強制的に
発生させるどともに、この強制的に発生させたＰＯＳＴ
ＰＥＮＤＩＮＧ信号をベクトルユニット２から送ら
れてくるＰＯＳＴ ＰＥＮＤＩＮＧ信号に継続させて
いくよう構成するものである。
第３図に、スカシユニット１内で実行されるこのＰＯＳ
Ｔ ＰＥＮＤＩＮＧ信号の生成のための回路構成の一
実施例を示す０図中、３０はＡＮＤ回路であって、ＰＯ
ＳＴ命令の実行が開始されるときに出力信号を出力する
もの、３１は第２図のｐ Ｑ ３ ＴＰｅｎｄｉｎｇに
相当するセット・リセットラッチであって、ＡＮＤ回路
３０から出力信号が出力されるときにセントされてＰＯ
ＳＴ ＰＥＮＤＩＮＧ信号を出力するもの、３２は所
定の数（バイブラインのステージ数＋遅延するマシンサ
イクル数）に従って設けられるフリップフロップであっ
て、ＡＮＤ回路３０の出力信号を）１＠次遅延していく
もの、３３はバイブラインのステージ数に対応させて設
けられるＡＮＤ回路であって、対応するフリップフロッ
プ３２の出力と各ステージにおけるＰＯＳＴ命令の存在
を表示するバリッドとの論理積をとるもの、３４はＮＯ
Ｒ回路であって、ＡＮＤ回路３３とバイブラインに対応
されないフリップフロップ３２とベクトルユニット２か
らのＰＯＳＴ ＰＥＮＤＩＮＧ信号とがすべてＯＦＦ
になるときに、セット・リセットラッチ３１に対してＲ
ＥＳＥＴ Ｐｏ５Ｔ ＰＥＮＤＩＮＧ信号を送出す
ることでセ−／ （・リセットラッチ３１が出力するＰ
ｏ５Ｔ ＰＥＮＤＩＮＧ信号をリセットするものであ
る。
Ｔ ＰＥＮＤＩＮＧ信号の生成のための回路構成の一
実施例を示す０図中、３０はＡＮＤ回路であって、ＰＯ
ＳＴ命令の実行が開始されるときに出力信号を出力する
もの、３１は第２図のｐ Ｑ ３ ＴＰｅｎｄｉｎｇに
相当するセット・リセットラッチであって、ＡＮＤ回路
３０から出力信号が出力されるときにセントされてＰＯ
ＳＴ ＰＥＮＤＩＮＧ信号を出力するもの、３２は所
定の数（バイブラインのステージ数＋遅延するマシンサ
イクル数）に従って設けられるフリップフロップであっ
て、ＡＮＤ回路３０の出力信号を）１＠次遅延していく
もの、３３はバイブラインのステージ数に対応させて設
けられるＡＮＤ回路であって、対応するフリップフロッ
プ３２の出力と各ステージにおけるＰＯＳＴ命令の存在
を表示するバリッドとの論理積をとるもの、３４はＮＯ
Ｒ回路であって、ＡＮＤ回路３３とバイブラインに対応
されないフリップフロップ３２とベクトルユニット２か
らのＰＯＳＴ ＰＥＮＤＩＮＧ信号とがすべてＯＦＦ
になるときに、セット・リセットラッチ３１に対してＲ
ＥＳＥＴ Ｐｏ５Ｔ ＰＥＮＤＩＮＧ信号を送出す
ることでセ−／ （・リセットラッチ３１が出力するＰ
ｏ５Ｔ ＰＥＮＤＩＮＧ信号をリセットするものであ
る。
本発明では、このセット・リセットラッチ３１が出力す
るＰｏ３Ｔ ＰＥＮＤＩＮＧ信号で、ＷＡＩＴ命令に
後続する主記憶アクセスのインタロックのためのインタ
ロック信号を生成するよう構成するものである。
るＰｏ３Ｔ ＰＥＮＤＩＮＧ信号で、ＷＡＩＴ命令に
後続する主記憶アクセスのインタロックのためのインタ
ロック信号を生成するよう構成するものである。
第４図に、スカラユニソト１内で実行されるこのインタ
ロック信号の生成のための回路構成の一実施例を示す０
図中、４０はＡＮＤ回路であって、セット・リセットラ
ッチ３１からのＰｏ５Ｔ ＰＥＮＤＩＮＧ信号がＯＮ
で１．かつＷＡＩＴ命令の実行が開始されるときに出力
信号を出力するもの、４１は第２図のＷＡ Ｉ Ｔ
Ｐｅｎｄｉｎｇに相当するセット・リセットラッチであ
って、ＡＮＤ回路４０から出力信号が出力されるときに
セットされてＷＡＩＴ ＰＥＮＤＩＮＧ信号を出力す
るもの、４２はＡＮＤ回路であって、セット・リセット
ラッチ４１からのＷＡＩＴ ＰＥＮＤＩＮＧ信号がＯ
Ｎで、かつＷＡＩＴ命令に後続する主記憶のアクセス命
令の実行開始要求があるときにＩＮＴＥＲＬＯＣＫ信号
を発生するもの、４３はＡＮＤ回路であって、セノｂ・
・リセットラッチ４１からのＷＡＩＴ ＰＥＮＤＩＮ
Ｇ信号がＯＮで、かつセット・リセットラッチ３１から
のＰｏ３Ｔ ＰＥＮＤＩＮＧ信号がＯＦＦになるとき
に、セット・リセットラッチ４１に対してリセット信号
を送出することでセット・リセットラッチ４１が出力す
るＷＡＩＴ ＰＥＮＤＩＮＧ信号をリセットするもの
である。
ロック信号の生成のための回路構成の一実施例を示す０
図中、４０はＡＮＤ回路であって、セット・リセットラ
ッチ３１からのＰｏ５Ｔ ＰＥＮＤＩＮＧ信号がＯＮ
で１．かつＷＡＩＴ命令の実行が開始されるときに出力
信号を出力するもの、４１は第２図のＷＡ Ｉ Ｔ
Ｐｅｎｄｉｎｇに相当するセット・リセットラッチであ
って、ＡＮＤ回路４０から出力信号が出力されるときに
セットされてＷＡＩＴ ＰＥＮＤＩＮＧ信号を出力す
るもの、４２はＡＮＤ回路であって、セット・リセット
ラッチ４１からのＷＡＩＴ ＰＥＮＤＩＮＧ信号がＯ
Ｎで、かつＷＡＩＴ命令に後続する主記憶のアクセス命
令の実行開始要求があるときにＩＮＴＥＲＬＯＣＫ信号
を発生するもの、４３はＡＮＤ回路であって、セノｂ・
・リセットラッチ４１からのＷＡＩＴ ＰＥＮＤＩＮ
Ｇ信号がＯＮで、かつセット・リセットラッチ３１から
のＰｏ３Ｔ ＰＥＮＤＩＮＧ信号がＯＦＦになるとき
に、セット・リセットラッチ４１に対してリセット信号
を送出することでセット・リセットラッチ４１が出力す
るＷＡＩＴ ＰＥＮＤＩＮＧ信号をリセットするもの
である。
次に、第５図及び第６図に従って、ベクトルユニット２
で実行されるＰｏ３Ｔ ＰＥＮＤＩＮＧ信号の生成の
ための回路構成の一実施例について説明する。ベクトル
ユニット２のベクトル命令管理部１２は、第５図に示す
ように、Ｖ Ｆ Ｓで示す命令フェッチステージと、■
ＰＳで示す命令デコードステージと、ＶＱＳで示す命令
発信ステージというステージに従って、スカラユニット
１がら受は取るベクトル命令の発イεを管理するよう構
成され、命令フェッチステ・−ジと命令デコードステー
ジとの間のデータの授受のために、ＶＦＲで示される命
令フェッチのバッファが設けられるとともに、命令デコ
ードステージと命令発信ステージとの間のデータの授受
のために、ＶＱＢで示される命令発信ステージのバッフ
ァが設けられるよう構成される。図中の“Ｖ”は、その
ステージが有効であることを表示するバリッドのフラグ
であり、また、“Ｐ′は、そのステージにＰｏ３Ｔ命令
が存在することを表示するフラグである。
で実行されるＰｏ３Ｔ ＰＥＮＤＩＮＧ信号の生成の
ための回路構成の一実施例について説明する。ベクトル
ユニット２のベクトル命令管理部１２は、第５図に示す
ように、Ｖ Ｆ Ｓで示す命令フェッチステージと、■
ＰＳで示す命令デコードステージと、ＶＱＳで示す命令
発信ステージというステージに従って、スカラユニット
１がら受は取るベクトル命令の発イεを管理するよう構
成され、命令フェッチステ・−ジと命令デコードステー
ジとの間のデータの授受のために、ＶＦＲで示される命
令フェッチのバッファが設けられるとともに、命令デコ
ードステージと命令発信ステージとの間のデータの授受
のために、ＶＱＢで示される命令発信ステージのバッフ
ァが設けられるよう構成される。図中の“Ｖ”は、その
ステージが有効であることを表示するバリッドのフラグ
であり、また、“Ｐ′は、そのステージにＰｏ３Ｔ命令
が存在することを表示するフラグである。
第６図に、ベクトルユニット２が備えるＰｏ５Ｔ Ｐ
ＥＮＤＩＮＧ信号の生成のための回路構成の一実施例を
示す０図中、６０は第５図の各ステージ（バッファ）対
応で設けられるＡＮＤ回路であって、各ステージが有効
でかつ各ステージにＰｏ３Ｔ命令が存在しているときに
出力信号を出力するもの、２０１は第１図で説明したシ
リアライズ制御部であって、図示しない命令発信制御部
からのＰｏ５Ｔ命令の発信信号に従って記憶制御部１４
にシリアライズ起動信号を送出するとともに、記憶制御
部１４から送られてくるＢＩＡＳ ＰＥＮＤ ＩＮＧ
信号に従って、Ｐｏ５Ｔ命令に先行する主記憶アクセス
が終了していないことを表すＰｏ３Ｔ ＰＥＮＤＩＮ
Ｇ信号（この信号が本来のＰｏ３Ｔ ＰＥＮＤＩＮＧ
信号である）を送出するもの、６１はＯＲ回路であって
、ＡＮＤ回路６０からの出力信号とシリアライズ制御部
２０１からのＰｏ３Ｔ ＰＥＮＤＩＮＧ信号との間の
論理和出力を出力するものである。このＯＲ回路６１の
論理和出力が、スカラユニノト１に送られるＰｏ３Ｔ
ＰＥＮＤＩＮＧ信号となるもので、ＡＮＤ回路６０の
いずれか１つから出力信号が出力されているとき、すな
わち、発信される前のＰｏ３Ｔ命令があるときと、シリ
アライズ１４１ｍ部２０１からのＰｏ３Ｔ ＰＥＮＤ
ＩＮＧ信号がＯＮｔ、でいるときには、ＯＲ回路６１か
らＰｏ３Ｔ ＰＥＮＤＩＮＣ；信号がスカラユニソト
１に対して送出されることになる。
ＥＮＤＩＮＧ信号の生成のための回路構成の一実施例を
示す０図中、６０は第５図の各ステージ（バッファ）対
応で設けられるＡＮＤ回路であって、各ステージが有効
でかつ各ステージにＰｏ３Ｔ命令が存在しているときに
出力信号を出力するもの、２０１は第１図で説明したシ
リアライズ制御部であって、図示しない命令発信制御部
からのＰｏ５Ｔ命令の発信信号に従って記憶制御部１４
にシリアライズ起動信号を送出するとともに、記憶制御
部１４から送られてくるＢＩＡＳ ＰＥＮＤ ＩＮＧ
信号に従って、Ｐｏ５Ｔ命令に先行する主記憶アクセス
が終了していないことを表すＰｏ３Ｔ ＰＥＮＤＩＮ
Ｇ信号（この信号が本来のＰｏ３Ｔ ＰＥＮＤＩＮＧ
信号である）を送出するもの、６１はＯＲ回路であって
、ＡＮＤ回路６０からの出力信号とシリアライズ制御部
２０１からのＰｏ３Ｔ ＰＥＮＤＩＮＧ信号との間の
論理和出力を出力するものである。このＯＲ回路６１の
論理和出力が、スカラユニノト１に送られるＰｏ３Ｔ
ＰＥＮＤＩＮＧ信号となるもので、ＡＮＤ回路６０の
いずれか１つから出力信号が出力されているとき、すな
わち、発信される前のＰｏ３Ｔ命令があるときと、シリ
アライズ１４１ｍ部２０１からのＰｏ３Ｔ ＰＥＮＤ
ＩＮＧ信号がＯＮｔ、でいるときには、ＯＲ回路６１か
らＰｏ３Ｔ ＰＥＮＤＩＮＣ；信号がスカラユニソト
１に対して送出されることになる。
次に、第７図ないし第９図に示す処理フロー図に従って
、このように構成される本発明の動作処理について説明
する。ここで、これらの第７図、第８図、第９図におい
て、中央に示す一点鎖線を境にして上段はスカラユニッ
ト１の制御シーケシス、下段はベクトルユニット２の？
１ｉｌｌ？［ｌシーケンスを表している。図中に示すよ
・うに、スカラユニット１のバイブラインでは、ＰＯＳ
ＴＯ３中ＷＡＩＴ命令等のベクトル命令は４フローを使
用して処理されることになる。また、フロー中のり、Ａ
、Ｔ。
、このように構成される本発明の動作処理について説明
する。ここで、これらの第７図、第８図、第９図におい
て、中央に示す一点鎖線を境にして上段はスカラユニッ
ト１の制御シーケシス、下段はベクトルユニット２の？
１ｉｌｌ？［ｌシーケンスを表している。図中に示すよ
・うに、スカラユニット１のバイブラインでは、ＰＯＳ
ＴＯ３中ＷＡＩＴ命令等のベクトル命令は４フローを使
用して処理されることになる。また、フロー中のり、Ａ
、Ｔ。
Ｂ、Ｂ、Ｗは、パイプラインのステージを表し、Ｄはデ
コード、Ａはオペランドアドレスの生成、Ｔはアドレス
変換、Ｂはオペランドのバッファアクセス、Ｅは演算、
Ｗは結果の書き込みである。
コード、Ａはオペランドアドレスの生成、Ｔはアドレス
変換、Ｂはオペランドのバッファアクセス、Ｅは演算、
Ｗは結果の書き込みである。
最初に、第７図の処理フロー図に従って、スカラユニッ
ト１及びベクトルユニット２で実行されるＰＯＳＴ
ＰＥＮＤＩＮＧ信号の生成処理について説明する。
ト１及びベクトルユニット２で実行されるＰＯＳＴ
ＰＥＮＤＩＮＧ信号の生成処理について説明する。
スカラユニットエのＡＮＤ回路３０は、ＰＯ８Ｔ命令の
第４フロー中のＡステージのＡリリース信号Ａｒｅｌの
タイミングで出力信号を出力することで、セント・リセ
ットラッチ３１からＰ ＯＳＴ ＰＥＮＤＩＮＧ信号
が出力されることになるよう処理する。このようにして
、ヘクトルユニノト２とは関係なく強制的に出力される
ＰＯＳＴ−ＰＥＮＤＩＮＧ信号は、フリップフロップ３
２の遅延動作とＮＯＲ回路３４のＮＯＲ機能に従って、
図中の■に示すように、第４フローのＷステージが終了
してからも３マシンザイクル後までの間リセットされる
ことなく出力されることが保証されることになる。一方
、ＰＯＳＴＯ３中、図中のＩＶ（インストラフシラン・
バリッド）とＤＶ（データ・バリッド）のタイミングに
従ってスカラユニント１からベクトルユニット２にと渡
される。
第４フロー中のＡステージのＡリリース信号Ａｒｅｌの
タイミングで出力信号を出力することで、セント・リセ
ットラッチ３１からＰ ＯＳＴ ＰＥＮＤＩＮＧ信号
が出力されることになるよう処理する。このようにして
、ヘクトルユニノト２とは関係なく強制的に出力される
ＰＯＳＴ−ＰＥＮＤＩＮＧ信号は、フリップフロップ３
２の遅延動作とＮＯＲ回路３４のＮＯＲ機能に従って、
図中の■に示すように、第４フローのＷステージが終了
してからも３マシンザイクル後までの間リセットされる
ことなく出力されることが保証されることになる。一方
、ＰＯＳＴＯ３中、図中のＩＶ（インストラフシラン・
バリッド）とＤＶ（データ・バリッド）のタイミングに
従ってスカラユニント１からベクトルユニット２にと渡
される。
このようにしてＰＯＳＴＯ３中ベクトル命令管理部１２
の命令フェッチステージＶＦＳに入力すると、ＯＲ回路
６１は、ＡＮＤ回ｉ￥３６０からの出力信号を受けて、
図中の■に示すように、ＰＯＳＴＯ３中発信前からスカ
ラユニット１のＮＯＲ回路３４に対してＰＯＳＴ Ｐ
ＥＮＤＩＮＧ信号を強制的に送出するよう処理する。そ
して、ＯＲ回路６１は、ＰＯＳＴＯ３中発信後にはシリ
アライズ制御部２０１からのＰＯＳＴ ＰＩＥＮＤＩ
ＮＧ信号に従って、スカラユニットＩのＮＯＲ回路３４
に対してＰＯＳＴ ＰＥＮＤＩＮＧ信号を送出し続け
るよう処理することになる。、このＯＲ回路６１からの
ＰＯＳＴ ＰＥＮＤＩＮＧ信号の送出処理を受けて、
スカラユニット１のＮＯＲ回路３４は、シリアライズ制
御部２０１からＰＯ８Ｔ ＰＥＮＤＩＮＧ信号が出力
されなくなるまで、セント・リセットラッチ３１に対し
てＲＢＳＥＴ ＰＯＳＴ ＰＥＮＤＩＮＧ信号を出
力しないよう処理する。この処理に従って、図中の■に
示すように、スカラユニット１のセント・リセットラッ
チ３１は、ＰＯＳＴＯ３中先行する主記憶アクセスが終
了するまでの間、■のＰＯＳＴ ＰＥＮＤＩＮＧに続
けて途切れることなく ＰＯＳＴ−ＰＥＮＤＩＮＧ信号
を出力していくことになる。
の命令フェッチステージＶＦＳに入力すると、ＯＲ回路
６１は、ＡＮＤ回ｉ￥３６０からの出力信号を受けて、
図中の■に示すように、ＰＯＳＴＯ３中発信前からスカ
ラユニット１のＮＯＲ回路３４に対してＰＯＳＴ Ｐ
ＥＮＤＩＮＧ信号を強制的に送出するよう処理する。そ
して、ＯＲ回路６１は、ＰＯＳＴＯ３中発信後にはシリ
アライズ制御部２０１からのＰＯＳＴ ＰＩＥＮＤＩ
ＮＧ信号に従って、スカラユニットＩのＮＯＲ回路３４
に対してＰＯＳＴ ＰＥＮＤＩＮＧ信号を送出し続け
るよう処理することになる。、このＯＲ回路６１からの
ＰＯＳＴ ＰＥＮＤＩＮＧ信号の送出処理を受けて、
スカラユニット１のＮＯＲ回路３４は、シリアライズ制
御部２０１からＰＯ８Ｔ ＰＥＮＤＩＮＧ信号が出力
されなくなるまで、セント・リセットラッチ３１に対し
てＲＢＳＥＴ ＰＯＳＴ ＰＥＮＤＩＮＧ信号を出
力しないよう処理する。この処理に従って、図中の■に
示すように、スカラユニット１のセント・リセットラッ
チ３１は、ＰＯＳＴＯ３中先行する主記憶アクセスが終
了するまでの間、■のＰＯＳＴ ＰＥＮＤＩＮＧに続
けて途切れることなく ＰＯＳＴ−ＰＥＮＤＩＮＧ信号
を出力していくことになる。
次に、第８図及び第９図の処理フロー図に従って、ＷＡ
ＩＴ命令に後続する主記憶参照のスカラ命令のインタロ
ック処理について説明する。
ＩＴ命令に後続する主記憶参照のスカラ命令のインタロ
ック処理について説明する。
スカラユニットｌのＡＮＤ回路４ｏは、ＷＡＩＴ命令の
第４フロー中のＡステージのＡリリース信号Ａｒｅ＋の
タイミングで論理積を求めて出力する。このとき、セン
ト・リセットラッチ３１がらＰＯＳＴ ＰＥＮＤ Ｉ
ＮＧ（３号が出力されているとき、すなわち、未だＰＯ
ＳＴＯ３中先行する主記憶アクセスが終了していないと
きには、ＡＮＤ回路４０は、第８図中の■に示すように
、セット・’）セットラｙチ４１がらＷＡＩＴ ＰＥ
ＮＤＩＮＧ信号が出力されることになるよう出力する。
第４フロー中のＡステージのＡリリース信号Ａｒｅ＋の
タイミングで論理積を求めて出力する。このとき、セン
ト・リセットラッチ３１がらＰＯＳＴ ＰＥＮＤ Ｉ
ＮＧ（３号が出力されているとき、すなわち、未だＰＯ
ＳＴＯ３中先行する主記憶アクセスが終了していないと
きには、ＡＮＤ回路４０は、第８図中の■に示すように
、セット・’）セットラｙチ４１がらＷＡＩＴ ＰＥ
ＮＤＩＮＧ信号が出力されることになるよう出力する。
そして、ＡＮＤ回路４２は、この出力されるＷＡＩＴ
ＰＥＮＤＩＮＧ信号に従って、主記憶参照のスカラ命
令をインタロックするよう処理する。
ＰＥＮＤＩＮＧ信号に従って、主記憶参照のスカラ命
令をインタロックするよう処理する。
、二のインタロック処理は、ベクトルユニット２がら（
ＤＰＯ８Ｔ ＰＥＮＤＸＮＧ信号がＯＦＦになる時点
に同期して、セット・リセットラッチ３１のＰＯＳＴ
ＰＥＮｒ）ＩＮＧ信号がＯＦＦになることでＡＮＤ回
路４３に従って解除され、それに応じてＷＡＩＴ命令に
後続する主記憶アクセスの実行が許可されるよう処理さ
れる。
ＤＰＯ８Ｔ ＰＥＮＤＸＮＧ信号がＯＦＦになる時点
に同期して、セット・リセットラッチ３１のＰＯＳＴ
ＰＥＮｒ）ＩＮＧ信号がＯＦＦになることでＡＮＤ回
路４３に従って解除され、それに応じてＷＡＩＴ命令に
後続する主記憶アクセスの実行が許可されるよう処理さ
れる。
一方、ＡＮＤ回路４０がＡリリース信号Ａｒｅｌのタイ
ミングで論理積を求めて出力するとき、セント・リセッ
トラッチ３１からＰＯＳＴ ＰＥＮＤＩＮＧ信号が出
力されていないとき、すなわち、既にＰＯＳＴ命令に先
行する主記憶アクセスが終了しているときには、ＡＮＤ
回路４０は、第９図中の■に示すように、ＷＡＩＴ
ＰＥＮＤＩＮＧ信号を出力しないよう処理する。この処
理に従って、ＡＮＤ回路４２からＩＮＴＥＲＬＯＣＫ信
号が出力されることはないので、スカラユニット１ばＷ
Ａ Ｉ Ｔ命令に後続する主記憶アクセスを直ちに実行
できることになる。従って、ベクトルユニット２でのＷ
ＡＩＴ命令の発信までの間待たされることがなくなり、
シリアライズ制御に伴うオーバーヘッドの問題点を大き
く改善できるようになるのであるや 〔発明の効果〕 以北説明したように、本発明によれば、スカラユニット
ｌは、ＷＡＩＴ命令による後続の主記憶参照スカラ命令
のインタロックをベクトルユニット２におけるＷＡＩＴ
命令の発イｓを待たずに解除可能となることから、その
後続スカラ命令の実行を早めることができることになる
。しがも、Ｐ。
ミングで論理積を求めて出力するとき、セント・リセッ
トラッチ３１からＰＯＳＴ ＰＥＮＤＩＮＧ信号が出
力されていないとき、すなわち、既にＰＯＳＴ命令に先
行する主記憶アクセスが終了しているときには、ＡＮＤ
回路４０は、第９図中の■に示すように、ＷＡＩＴ
ＰＥＮＤＩＮＧ信号を出力しないよう処理する。この処
理に従って、ＡＮＤ回路４２からＩＮＴＥＲＬＯＣＫ信
号が出力されることはないので、スカラユニット１ばＷ
Ａ Ｉ Ｔ命令に後続する主記憶アクセスを直ちに実行
できることになる。従って、ベクトルユニット２でのＷ
ＡＩＴ命令の発信までの間待たされることがなくなり、
シリアライズ制御に伴うオーバーヘッドの問題点を大き
く改善できるようになるのであるや 〔発明の効果〕 以北説明したように、本発明によれば、スカラユニット
ｌは、ＷＡＩＴ命令による後続の主記憶参照スカラ命令
のインタロックをベクトルユニット２におけるＷＡＩＴ
命令の発イｓを待たずに解除可能となることから、その
後続スカラ命令の実行を早めることができることになる
。しがも、Ｐ。
ＳＴ命令とＷＡＩＴ命令との間にベクトル命令が沢山設
けられるような場合には、ベクトル命令とスカラ命令と
の並列実行による処理性能の向上を図れるようになるの
である。
けられるような場合には、ベクトル命令とスカラ命令と
の並列実行による処理性能の向上を図れるようになるの
である。
第１図は本発明の原理構成図、
第２図は本発明の一実施例システムの構成図、第３図は
スカラユニットでのＰＯＳＴ ＰＥＮ１）ｒＮＧ信号
の生成論理の一実施例、第４図はスカラユニットでのＩ
ＮＴＥＲＬＯＣＫ信号の生成論理の一実施例、 第５図はベクトル命令管理部のステージの説明図、 第６図はベクトルユニットでのＰＯＳＴ−ＰＥＮＤＩＮ
Ｇ信号の生成論理の一実施例、第７図、第８図及び第９
図は本発明によるシリアライズ制御の処理フロー図、 第１０図は従来の科学技術用計算機システムの構成図、 第１１図ばＰＯＳＴ／ＷＡ Ｉ Ｔを用いてシリアライ
ズを行った命令シーケンス例の説明図、第１２図は従来
のシリアライズ制′４ｎ方式の処理フロー図である。 図中、１はスカラユニッＩ・、２はベクトルユニット、
１０は主記憶装置、１２はベクトル命令管理部、１４は
記憶制御部、１００はスカラ命令管理部、１０３はアク
セス未終了信号発生部、１０４はインタロック信号発生
部、２００はアクセス未終了信号送出部、２０１はシリ
アライズ制御部である。
スカラユニットでのＰＯＳＴ ＰＥＮ１）ｒＮＧ信号
の生成論理の一実施例、第４図はスカラユニットでのＩ
ＮＴＥＲＬＯＣＫ信号の生成論理の一実施例、 第５図はベクトル命令管理部のステージの説明図、 第６図はベクトルユニットでのＰＯＳＴ−ＰＥＮＤＩＮ
Ｇ信号の生成論理の一実施例、第７図、第８図及び第９
図は本発明によるシリアライズ制御の処理フロー図、 第１０図は従来の科学技術用計算機システムの構成図、 第１１図ばＰＯＳＴ／ＷＡ Ｉ Ｔを用いてシリアライ
ズを行った命令シーケンス例の説明図、第１２図は従来
のシリアライズ制′４ｎ方式の処理フロー図である。 図中、１はスカラユニッＩ・、２はベクトルユニット、
１０は主記憶装置、１２はベクトル命令管理部、１４は
記憶制御部、１００はスカラ命令管理部、１０３はアク
セス未終了信号発生部、１０４はインタロック信号発生
部、２００はアクセス未終了信号送出部、２０１はシリ
アライズ制御部である。
Claims (1)
- 【特許請求の範囲】 スカラ命令を処理するスカラユニット（１）と、該スカ
ラユニット（１）から送られるベクトル命令を処理する
ベクトルユニット（２）と、主記憶装置とを備え、ＰＯ
ＳＴ命令とＷＡＩＴ命令によりシリアライズ制御を行う
情報処理システムにおいて、スカラユニット（１）は、
ＰＯＳＴ命令の実行時に、該ＰＯＳＴ命令に先行する主
記憶アクセスが未だ終了していないことを表すアクセス
未終了信号を強制的に発生するとともに、該強制信号を
ベクトルユニット（２）から送られてくるアクセス未終
了信号に継続させていくよう処理するアクセス未終了信
号発生部（１０３）と、 ＷＡＩＴ命令の実行時に、該アクセス未終了信号発生部
（１０３）がアクセス未終了信号の存在状態を表示して
いるときには、該ＷＡＩＴ命令に後続する主記憶アクセ
スをインタロックするためのインタロック信号を発生す
るとともに、アクセス未終了信号の消滅状態を表示して
いるときには、該インタロック信号を発生しないよう処
理し、かつ発生させたインタロック信号をベクトルユニ
ット（２）から送られてくるアクセス未終了信号の消滅
時に同期させて解除するよう処理するインタロック信号
発生部（１０４）とを備え、 そして、ベクトルユニット（２）は、スカラユニット（
１）からＰＯＳＴ命令が送られてくるときに、該ＰＯＳ
Ｔ命令が発信するまでの間、該ＰＯＳＴ命令に先行する
主記憶アクセスが未だ終了していないことを表すアクセ
ス未終了信号を強制的にスカラユニット（１）に対して
送出するとともに、該強制信号を該ＰＯＳＴ命令の発信
に伴って発生される本来のアクセス未終了信号に継続さ
せていくよう処理するアクセス未終了信号送出部（２０
０）を備えることを、 特徴とする命令実行のシリアライズ制御方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1121277A JP2677414B2 (ja) | 1989-05-15 | 1989-05-15 | 命令実行のシリアライズ制御方式 |
| CA002016532A CA2016532C (en) | 1989-05-15 | 1990-05-10 | Serializing system between vector instruction and scalar instruction in data processing system |
| EP90305212A EP0398639B1 (en) | 1989-05-15 | 1990-05-15 | Serializing system between vector instruction and scalar instruction in data processing system |
| US07/523,567 US5247691A (en) | 1989-05-15 | 1990-05-15 | System for releasing suspended execution of scalar instructions following a wait instruction immediately upon change of vector post pending signal |
| DE69028572T DE69028572T2 (de) | 1989-05-15 | 1990-05-15 | Serieller Betrieb zwischen Vektorbefehl und Skalarbefehl in einem Datenverarbeitungssystem |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1121277A JP2677414B2 (ja) | 1989-05-15 | 1989-05-15 | 命令実行のシリアライズ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02300852A true JPH02300852A (ja) | 1990-12-13 |
| JP2677414B2 JP2677414B2 (ja) | 1997-11-17 |
Family
ID=14807272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1121277A Expired - Lifetime JP2677414B2 (ja) | 1989-05-15 | 1989-05-15 | 命令実行のシリアライズ制御方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5247691A (ja) |
| EP (1) | EP0398639B1 (ja) |
| JP (1) | JP2677414B2 (ja) |
| CA (1) | CA2016532C (ja) |
| DE (1) | DE69028572T2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5530881A (en) * | 1991-06-06 | 1996-06-25 | Hitachi, Ltd. | Vector processing apparatus for processing different instruction set architectures corresponding to mingled-type programs and separate-type programs |
| EP0529303A3 (en) * | 1991-08-29 | 1993-09-22 | International Business Machines Corporation | Checkpoint synchronization with instruction overlap enabled |
| US5809552A (en) * | 1992-01-29 | 1998-09-15 | Fujitsu Limited | Data processing system, memory access device and method including selecting the number of pipeline stages based on pipeline conditions |
| US5872988A (en) * | 1992-06-17 | 1999-02-16 | U.S. Philips Corporation | Parallel data processing device having a concatenated data path between elementary processors |
| JPH06168263A (ja) * | 1992-11-30 | 1994-06-14 | Fujitsu Ltd | ベクトル処理装置 |
| US6625720B1 (en) * | 1999-08-17 | 2003-09-23 | Nec Electronics, Inc. | System for posting vector synchronization instructions to vector instruction queue to separate vector instructions from different application programs |
| US6513107B1 (en) * | 1999-08-17 | 2003-01-28 | Nec Electronics, Inc. | Vector transfer system generating address error exception when vector to be transferred does not start and end on same memory page |
| US6857061B1 (en) | 2000-04-07 | 2005-02-15 | Nintendo Co., Ltd. | Method and apparatus for obtaining a scalar value directly from a vector register |
| US20030196072A1 (en) * | 2002-04-11 | 2003-10-16 | Chinnakonda Murali S. | Digital signal processor architecture for high computation speed |
| US7577816B2 (en) * | 2003-08-18 | 2009-08-18 | Cray Inc. | Remote translation mechanism for a multinode system |
| US7421565B1 (en) * | 2003-08-18 | 2008-09-02 | Cray Inc. | Method and apparatus for indirectly addressed vector load-add -store across multi-processors |
| US8307194B1 (en) | 2003-08-18 | 2012-11-06 | Cray Inc. | Relaxed memory consistency model |
| US7543133B1 (en) | 2003-08-18 | 2009-06-02 | Cray Inc. | Latency tolerant distributed shared memory multiprocessor computer |
| US7519771B1 (en) | 2003-08-18 | 2009-04-14 | Cray Inc. | System and method for processing memory instructions using a forced order queue |
| US7437521B1 (en) * | 2003-08-18 | 2008-10-14 | Cray Inc. | Multistream processing memory-and barrier-synchronization method and apparatus |
| US7743223B2 (en) * | 2003-08-18 | 2010-06-22 | Cray Inc. | Decoupling of write address from its associated write data in a store to a shared memory in a multiprocessor system |
| US7478769B1 (en) | 2005-03-09 | 2009-01-20 | Cray Inc. | Method and apparatus for cooling electronic components |
| US20070074008A1 (en) * | 2005-09-28 | 2007-03-29 | Donofrio David D | Mixed mode floating-point pipeline with extended functions |
| US7694025B1 (en) | 2006-03-31 | 2010-04-06 | Integrated Device Technology, Inc. | Method and device for base address sorting and entry into base address registers |
| US7779197B1 (en) | 2006-05-09 | 2010-08-17 | Integrated Device Technology, Inc. | Device and method for address matching with post matching limit check and nullification |
| US7647438B1 (en) | 2006-05-09 | 2010-01-12 | Integrated Device Technology, Inc. | Binary base address sorting method and device with shift vector |
| US7634586B1 (en) | 2006-06-05 | 2009-12-15 | Integrated Device Technology, Inc. | Device for concurrent limit validity check |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043535B2 (ja) * | 1979-12-29 | 1985-09-28 | 富士通株式会社 | 情報処理装置 |
| JPS6186844A (ja) * | 1984-10-04 | 1986-05-02 | Fujitsu Ltd | 逐次化命令の移動方式 |
| JPS6224366A (ja) * | 1985-07-03 | 1987-02-02 | Hitachi Ltd | ベクトル処理装置 |
| US4760518A (en) * | 1986-02-28 | 1988-07-26 | Scientific Computer Systems Corporation | Bi-directional databus system for supporting superposition of vector and scalar operations in a computer |
| JPH06103494B2 (ja) * | 1986-11-18 | 1994-12-14 | 株式会社日立製作所 | ベクトル処理装置の制御方式 |
| JPS63253468A (ja) * | 1987-04-10 | 1988-10-20 | Hitachi Ltd | ベクトル処理装置 |
| JPS6432379A (en) * | 1987-07-29 | 1989-02-02 | Hitachi Ltd | Computer |
| JPS6467680A (en) * | 1987-09-09 | 1989-03-14 | Hitachi Ltd | Vector processor |
-
1989
- 1989-05-15 JP JP1121277A patent/JP2677414B2/ja not_active Expired - Lifetime
-
1990
- 1990-05-10 CA CA002016532A patent/CA2016532C/en not_active Expired - Fee Related
- 1990-05-15 US US07/523,567 patent/US5247691A/en not_active Expired - Fee Related
- 1990-05-15 EP EP90305212A patent/EP0398639B1/en not_active Expired - Lifetime
- 1990-05-15 DE DE69028572T patent/DE69028572T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0398639A2 (en) | 1990-11-22 |
| CA2016532C (en) | 1994-04-26 |
| JP2677414B2 (ja) | 1997-11-17 |
| CA2016532A1 (en) | 1990-11-15 |
| DE69028572D1 (de) | 1996-10-24 |
| DE69028572T2 (de) | 1997-01-30 |
| US5247691A (en) | 1993-09-21 |
| EP0398639A3 (en) | 1991-05-29 |
| EP0398639B1 (en) | 1996-09-18 |
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