JPH02294172A - 文字・パターン記憶再生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、文字・パターン記憶再生装置に関し、特に
文字・パターン情報の不必要部分を消去して再生し、他
の映像に重ねて出力することのできる文字・パターン記
憶再生装置に関するものである． 〔従来の技術〕 近年、家庭用ＶＴＲの普及にともない家庭用ビデオカメ
ラの需要が増加し、家庭用ビデオカメラの多機能化及び
編集機能等に対する要求が高まってきた。

これらの機能の中で、タイトル等の挿入を行うインポー
ズ及びテロッパ等は特に要求の多い機能の一つである． 第４図は従来のタイトル等の挿入を行うテロップ装置を
示す図であり、図において、ｌはビデオ信号入力端子、
２は文字・パターン情報を抽出する検出回路、３はビデ
オ信号入力から同期信号を分離する同期分離回路、４は
シリアルパラレル変換回路、５はパラレルシリアル変換
回路、６はメモリ、７は基準クロックの発振回路、８．
９はそれぞれメモリ６のアドレスを指令する垂直カウン
タ．水平カウンタ、１０は発振回路７の基準クロックと
分周し垂直カウンタ８．水平カウンタ９のアップダウン
のタイミングを制御する分周回路、１１はコントローラ
、１２はスイッチ等のユーザーの指令信号、１３は文字
・パターン情報を他のビデオ信号と重畳するための文字
重畳回路、１４はビデオ信号出力端子である。

次に文字・パターン信号の主な流れを説明する．ビデオ
信号入力端子１により入力されたビデオ信号は同期分離
回路３により同期信号が作成されると同時に、検出回路
２により二値化されたデジタル信号となる．このデジタ
ル信号はシリアルパラレル変換回路４により８ビット等
のデジタル信号となりメモリ６に記憶される．またメモ
リ６に記憶された文字・パターン等の情報である８ビッ
ト等のデジタル信号はパラレルシリアル変換回路５によ
りシリアルデジタル信号となり文字重畳回路１３により
本来のビデオ信号に重畳された形でビデオ出力端子１４
に出力される。

以上のような動作を実現するため、本回路では発振回路
７で基準クロックを作成し、この基準クロックをシリア
ルパラレル変換回路４及びパラレルシリアル変換回路５
に供給し変換タイミングを与える。また、このクロック
は分周回路１０により分周された後、メモリ６の下位ビ
ットのアドレス指定カウンタである水平カウンタ９に供
給され、メモリ６のアドレス指定を行なう。水平カウン
タ９の桁上げ信号はメモリ６の上位ビットのアドレス指
定カウンタである垂直カウンタ８に供給されメモリ６の
アドレス指定を行なう。また、コントローラ１１はスイ
ッチ等の指令信号１２により文字・パターンの書込みか
読出しかを指定される。

これによりコントローラ１１はメモリ６，シリアルパラ
レル変換回路４，パラレルシリアル変換回路５，水平カ
ウンタ９，垂直カウンタ８．分周回路１０，発振回路７
を動作または非動作状態に制御する。コントローラ１１
は同期分離回路３により供給された同期信号を基準にし
て１フィールドの始点で水平カウンタ９，垂直カウンタ
８のリセットを行い、画面内のパターン．文字等の位置
とメモリ６のアドレスとの相関をとる。

ここで、メモリへの書込み動作タイミングについて説明
する．第５図は例えば８ビット構成のメモリの場合の書
込み動作タイミングを示す図であり、第５図（ａ）はメ
モリの１ビット分、即ち１画素分にあたるシリアルデー
タク口ツタ、第５図（ｂ）はメモリアドレス切り換え、
第５図（Ｃ）はシリアル・パラレル変換パルス、第５図
（ｄ）はメモリライトのタイミングである． メモリアドレスはシリアルデータクロック８画素分毎に
変化させる．さらにメモリへの書込みデータのシリアル
・パラレル変換タイミングを変換パルスにより行い、メ
モリへの書込みは次の変換パルスがくるまでの期間に行
う． 〔発明が解決しようとする課題〕 従来の文字・パターン記憶再生装置は以上のように構成
されているので、前回メモリに記憶された情報に汚れ等
の不必要部分がある場合、不必要部分を除いたそっくり
同じ内容の文字・パターンを書き直して記憶する必要が
あった。

この発明は上記のような問題点を解消するためになされ
たもので、メモリに記憶されている情報の不必要部分の
みを消去して再生できる文字・パターン記憶再生装置を
得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る文字・パターン記憶再生装置は、メモリ
の１サイクル動作期間にメモリからの読出し．メモリへ
の書込みを行うタイミングでコントロールし、メモリか
ら読み出した信号と入力信号を減算に上記メモリへの書
込みを行なう減算回路を備えたものである． 〔作用〕 この発明においては、メモリの１サイクル動作期間に、
メモリからデータを読出し、該データと入力された消去
データとの減算を行ない，該減算結果をメモリに書込む
ようにしたから、メモリに記憶されている文字・パター
ン情報の汚れ等の不必要部分を消去して美しい文字・パ
ターン画として再生できる。

〔実施例〕

以下、この発明の一実施例を図について説明する． 第１図は本発明の一実施例による文字・パターン記憶再
生装置を示すブロック図であり、図において、１はビデ
オ信号入力端子、２は文字・パターン情報を抽出する検
出回路、３はビデオ信号入力から同期信号を分離する同
期分離回路、４はシリアルパラレル変換回路、５はパラ
レルシリアル変換回路、６はメモリ、７は基準クロック
の発振回路、８．９はそれぞれメモリ６のアドレスを指
令する垂直カウンタ，水平カウンタ、１２はスイッチ等
のユーザーの指令信号、１３は文字・パターン情報を他
のビデオ信号と重畳するための文字重畳回路、１４はビ
デオ出力端子、１１は指令信号１２及び同期分離回路３
からの同期信号を入力し、垂直カウンタ８，水平カウン
タ９のカウント及びリセットのタイミングやメモリ６の
読出し，書込みを制御するコントローラである。１５は
減算ゲートで、メモリから読み出された信号をイネーブ
ルするＯＲ回路１６、シリアル・パラレル変換回路４か
らの信号をイネーブルする反転切換回路１７と、前記Ｏ
Ｒ回路１６からの信号と反転切換回路１７からの信号を
合成するＡＮＤ回路１日で構成されている。１９はスポ
ットイレーズ信号である。

次に動作について説明する。

本実施例装置において、指令信号ｌ２によりコントロー
ラ１１の制御でビデオ信号入力端子１の信号をメモリ６
に記憶し、他のビデオ信号の人力時にメモリ６から読み
出し、文字重畳回路Ｉ３で加算して、ビデオ信号出力端
子１４から出力する動作は従来例と同じである。

まず、従来と同様の通常の文字・パターン記憶時にはス
ポ′ットイレーズ信号ｌ９は与えられない。

従って、コントローラｌ１からのイネーブル信号ａが“
Ｈ″になり、ＯＲ回路１６の出力は全て″Ｈ”となる一
方、イネーブル信号ｂは゜゜Ｌ″となり、反転切換回路
１７の出力はシリアル・パラレル変換回路４の出力と同
じ信号となる。従って、ＡＮＤ回路１８の出力はシリア
ル・パラレル変換回路４の出力と同じ信号となる． 次にスポットイレーズモードの時はスポットイレーズ信
号１９が与えられ、コントローラ１１からのイネーブル
信号ａがＨ　Ｌ　ＩＩとなり、イネーブル信号ｂが″Ｈ
″となる．今、例として８ビットの場合について第２図
を使って説明すると、第２図（Ｃ）に示すようにメモリ
６への書込みデータのシリアル・パラレル変換パルスが
出てから次のシリアル・パラレル変換パルスが出るまで
の期間を、第２図（ｄ）に示すメモリリード／ライトの
ように１サイクルの前半をリードとし、書き込むべきア
ドレスのメモリ６の内容を読み出し、第２図（ｅ）のリ
ードデータラッチパルスでラッチし、前記シリアル・パ
ラレル変換パルスで変換されたデニタを８ビットの反転
切換回路１７で反転されたデータと８ビットのＡＮＤ回
路１８で合成（減算）し、１サイクルの後半をライトと
し、メモリ６に書き込む。この時の論理は例えば次のよ
うになる。

論理表 ＊印が消去する信号 以上のようにメモリ６への書込みを行えば、第３図のよ
うに前回までに記憶した情報ｍから今回の入力情報ｎが
減算記憶されてメモリの文字・パターン情報ｌとなり、
最終的に他の映像人力と加算重畳され再生出力Ｋとなる
。

なお、減算ゲート１５は前記論理表を満たすものであれ
ば、前記反転切換回路１７，ＡＮＤ回路１Ｂ．ＯＲ回路
１６の構成にかぎらないのはいうまでもない。

〔発明の効果〕

以上のように、この発明によればメモリのデータ入力に
減算ゲートを設け、メモリの１サイクル動作でメモリか
らの読出し，メモリへの書込みを行うタイミングとした
ので、メモリに記憶されている情報の不必要部分のみを
消去し、再生できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による文字・パターン記憶再
生装置の構成を示すブロック図、第２図！ は第ｉ図の装置のメモリ記憶の動作を示すタイミング図
、第３図は本実施例の動作例を示す画面図、第４図は従
来の文字・パターン記憶再生装置の構成を示すブロック
図、第５図は第４図の装置のメモリ記憶の動作を示すタ
イミング図である。 ２は検出回路、４はシリアルパラレル変換回路、５はパ
ラレルシリアル変換回路、６はメモリ、１１はコントロ
ーラ、ｌ３は文字重畳回路、１５は減算ゲート、１７は
反転切換回路、１８はＡＮＤ回路、１，９はスポットイ
レーズ信号。 なお図中同一符号は同一又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）ビデオ信号に重畳された文字・パターン情報を二
   値化する検出回路と、 上記二値化された信号をパラレルデジタル信号に変換す
   るシリアルパラレル変換回路と、 上記パラレルデジタル信号を記憶するメモリと、該メモ
   リから読み出したデータをシリアルデジタル信号に変換
   するパラレルシリアル変換回路と、このシリアルデジタ
   ル信号を他のビデオ信号に加算重畳してビデオ信号出力
   として出力する文字重畳回路とを有する文字・パターン
   記憶再生装置において、 メモリの１サイクル動作期間に、メモリからデータを読
   出し、該データと入力された消去すべきデータとの減算
   を行ない、該減算結果をメモリに記憶するスポットイレ
   ーズモード動作に用いる減算ゲートを備え、文字・パタ
   ーン情報の不必要部分を消去して再生することを特徴と
   する文字・パターン記憶再生装置。