JPH02284522A - Pll回路 - Google Patents
Pll回路Info
- Publication number
- JPH02284522A JPH02284522A JP1106251A JP10625189A JPH02284522A JP H02284522 A JPH02284522 A JP H02284522A JP 1106251 A JP1106251 A JP 1106251A JP 10625189 A JP10625189 A JP 10625189A JP H02284522 A JPH02284522 A JP H02284522A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- frequency
- voltage
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 16
- 230000010355 oscillation Effects 0.000 abstract description 4
- 239000002245 particle Substances 0.000 abstract description 4
- JJWKPURADFRFRB-UHFFFAOYSA-N carbonyl sulfide Chemical compound O=C=S JJWKPURADFRFRB-UHFFFAOYSA-N 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Dram (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はPLL回路に関し、特にディジタル形位相比較
器を用いたPLL回路に関する。
器を用いたPLL回路に関する。
従来、この種のPLL回路は、第3図に示すように、非
常に安定した所定の周波数で発振する発振器1と、この
発振器1の出力信号と分周器7からの分周信号との位相
差1周波数差を検出して位相差1周波数差と対応したパ
ルス信号を出力するディジタル形位相比較器2と、この
ディジタル形位相比較器2からのパルス信号により低域
フィルタ5のコンデンサに電荷を充放電するための充放
電信号を出力するチャージポンプ回路4nと、このチャ
ージポンプ回路4Bからの充放電信号によりコンデンサ
を充放電して直流化された電圧を出力する低域フィルタ
5と、この低域フィルタ5の出力電圧と対応した周波数
で発振する電圧制御発振器6と、この電圧制御発振器6
の出力信号を1/Nに分周して分周信号を出力する分周
器7とを有する構成となっていた3 ディジタル形位相比較器2は通常、保持回路を備えた構
成となっている。
常に安定した所定の周波数で発振する発振器1と、この
発振器1の出力信号と分周器7からの分周信号との位相
差1周波数差を検出して位相差1周波数差と対応したパ
ルス信号を出力するディジタル形位相比較器2と、この
ディジタル形位相比較器2からのパルス信号により低域
フィルタ5のコンデンサに電荷を充放電するための充放
電信号を出力するチャージポンプ回路4nと、このチャ
ージポンプ回路4Bからの充放電信号によりコンデンサ
を充放電して直流化された電圧を出力する低域フィルタ
5と、この低域フィルタ5の出力電圧と対応した周波数
で発振する電圧制御発振器6と、この電圧制御発振器6
の出力信号を1/Nに分周して分周信号を出力する分周
器7とを有する構成となっていた3 ディジタル形位相比較器2は通常、保持回路を備えた構
成となっている。
上述した従来のP L L回路は、ディジタル形位相比
較器2の内部に保持回路を備えた構成となっているので
、この保持回路に宇宙線の重粒子の入射等により外乱が
加わった際に、保持回路の出力が反転し、−時的にPL
L回路のロックがはずれるという欠点がある。
較器2の内部に保持回路を備えた構成となっているので
、この保持回路に宇宙線の重粒子の入射等により外乱が
加わった際に、保持回路の出力が反転し、−時的にPL
L回路のロックがはずれるという欠点がある。
本発明の目的は、外乱等によりロックがはずれるのを防
止することがてきるP L 1.、、回路を提供するこ
とにある。
止することがてきるP L 1.、、回路を提供するこ
とにある。
本発明のPLL回路は、所定の周波数で発振する発振器
と、それぞれこの発振器の出力信号と分周信号との位相
差を検出しこの位相差と対応したパルス信号を出力する
同一特性の第1及び第2のディジタル形位相比較器と、
これら第1及び第2のディジタル形位相比較器からのパ
ルス信号を比較し一致しているとき第1のレベルとなり
不一致のとき第2のレベルとなる検出信号を出力するエ
ラー検出回路と、このエラー検出回路からの検出信号が
第1のレベルのとき前記第1及び第2のディジタル形位
相比較の何れか一方からのパルス信号と対応した充放電
信号を出力し第2のレベルのとき前記充放電信号の出力
を停止するチャージポンプ回路と、このチャージポンプ
回路からの充放電信号により充放電して直流化電圧を出
力する低域フィルタと、この低域フィルタの出力電圧と
対応した周波数で発振する電圧制御発振器と、この電圧
制御発振器の出力信号を分周して前記分周信号を出力す
る分周器とを有している。
と、それぞれこの発振器の出力信号と分周信号との位相
差を検出しこの位相差と対応したパルス信号を出力する
同一特性の第1及び第2のディジタル形位相比較器と、
これら第1及び第2のディジタル形位相比較器からのパ
ルス信号を比較し一致しているとき第1のレベルとなり
不一致のとき第2のレベルとなる検出信号を出力するエ
ラー検出回路と、このエラー検出回路からの検出信号が
第1のレベルのとき前記第1及び第2のディジタル形位
相比較の何れか一方からのパルス信号と対応した充放電
信号を出力し第2のレベルのとき前記充放電信号の出力
を停止するチャージポンプ回路と、このチャージポンプ
回路からの充放電信号により充放電して直流化電圧を出
力する低域フィルタと、この低域フィルタの出力電圧と
対応した周波数で発振する電圧制御発振器と、この電圧
制御発振器の出力信号を分周して前記分周信号を出力す
る分周器とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の第1の実施例を示ず回路図である。
この実施例は、非常に安定した所定の周波数で発振する
発振器1と、それぞれこの発振器1の出力信号と分周器
7からの分周信号との位相差を検出しこの位相差と対応
したパルス信号Ul。
発振器1と、それぞれこの発振器1の出力信号と分周器
7からの分周信号との位相差を検出しこの位相差と対応
したパルス信号Ul。
DI、U2.D2を出力する同一特性の第1及び第2の
ディジタル形位相比較器2A、2Bと、ゲート回路G3
.〜G33を備え、これら第1及び第2のディジタル形
位相比較器2A、2Bからのパルス信号Ul、、DI、
U2.D2を比較し一致しているとき高レベルとなり不
一致のとき低レベルとなる検出信号VDを出力するエラ
ー検出回路3と、ゲート回路G 41. G 42及び
チャージポンプ部41を備え、このエラー検出回路3か
らの検出信号VDが高レベルのとき第2のディジタル形
位相比穀2Bからのパルス信号U2.D2と対応した充
放電信号を出力し低レベルのとき充放電信号の出力を停
止するチャージポンプ回路4と、このチャージポンプ回
路4からの充放電信号によりコンデンサを充放電して直
流化電圧を出力する低域フィルタ5と、この低域フィル
タ5の出力電圧と対応した周波数で発振する電圧制御発
振器6と、この電圧制御発振器6の出力信号を1./H
に分周して分周信号を出力する分周器7とを有する構成
となっている。
ディジタル形位相比較器2A、2Bと、ゲート回路G3
.〜G33を備え、これら第1及び第2のディジタル形
位相比較器2A、2Bからのパルス信号Ul、、DI、
U2.D2を比較し一致しているとき高レベルとなり不
一致のとき低レベルとなる検出信号VDを出力するエラ
ー検出回路3と、ゲート回路G 41. G 42及び
チャージポンプ部41を備え、このエラー検出回路3か
らの検出信号VDが高レベルのとき第2のディジタル形
位相比穀2Bからのパルス信号U2.D2と対応した充
放電信号を出力し低レベルのとき充放電信号の出力を停
止するチャージポンプ回路4と、このチャージポンプ回
路4からの充放電信号によりコンデンサを充放電して直
流化電圧を出力する低域フィルタ5と、この低域フィル
タ5の出力電圧と対応した周波数で発振する電圧制御発
振器6と、この電圧制御発振器6の出力信号を1./H
に分周して分周信号を出力する分周器7とを有する構成
となっている。
次に、この実施例の動作について説明する。
第1及び第2のディジタル形位相比較器2A2Bに同じ
入力信号が入っている場合、これらは同一特性であるの
で、通常は全く同じパルス信号Ul、DI、U2.D2
を出力するが、仮にどちらか一方に重粒子の入射等によ
る外乱が生じた場合、パルス信号U1..D1、U2.
D2は一時的に不一致状態が続き、再びもとの一致状態
に戻る。
入力信号が入っている場合、これらは同一特性であるの
で、通常は全く同じパルス信号Ul、DI、U2.D2
を出力するが、仮にどちらか一方に重粒子の入射等によ
る外乱が生じた場合、パルス信号U1..D1、U2.
D2は一時的に不一致状態が続き、再びもとの一致状態
に戻る。
この不一致状態の間、チャージポンプ回路4からの出力
が停止するので、低域フィルタ5の直流出力電圧はホー
ルドされるため、電圧制御発振器6の発振信号の周波数
は一定となり、P L L回路のロックが一時的にはず
れるのを防止することができる。
が停止するので、低域フィルタ5の直流出力電圧はホー
ルドされるため、電圧制御発振器6の発振信号の周波数
は一定となり、P L L回路のロックが一時的にはず
れるのを防止することができる。
第2図は本発明の第2の実施例を示す回路図である。
この実施例はチャージポンプ部41の出力側にアナログ
スイッチ42を設け、エラー検出回路3が異常を検出し
て検出信号が低レベルとなったとき、アナログスイッチ
42を開放状態にしてチャージポンプ部41の出力信号
が低域フィルタ5に伝達されるのを停止したもので、異
常を検出すると直ちに低域フィルタ5の入力端が開放状
態となって直流出力電圧がホールドされるので、より高
速にロックがはずれるのを回避することができるという
利点がある。
スイッチ42を設け、エラー検出回路3が異常を検出し
て検出信号が低レベルとなったとき、アナログスイッチ
42を開放状態にしてチャージポンプ部41の出力信号
が低域フィルタ5に伝達されるのを停止したもので、異
常を検出すると直ちに低域フィルタ5の入力端が開放状
態となって直流出力電圧がホールドされるので、より高
速にロックがはずれるのを回避することができるという
利点がある。
以上説明したように本発明は、同一特性のディジタル形
位相比較器を2つ設け、これらの出力パルス信号の不一
致を検出したとき低域フィルタの出力電圧をホールドし
て電圧制御発振器の発振周波数を一定に保つ構成とする
ことにより、宇宙線の重粒子等による外乱でPLL回路
のロックがはずれるのを防止することができる効果があ
り、特に衛星搭載用機器に応用した場合、その実用的価
値は非常に大である。
位相比較器を2つ設け、これらの出力パルス信号の不一
致を検出したとき低域フィルタの出力電圧をホールドし
て電圧制御発振器の発振周波数を一定に保つ構成とする
ことにより、宇宙線の重粒子等による外乱でPLL回路
のロックがはずれるのを防止することができる効果があ
り、特に衛星搭載用機器に応用した場合、その実用的価
値は非常に大である。
第1図及び第2図はそれぞれ本発明の第1及び第2の実
施例を示す回路図、第3図は従来のPLL回路の一例を
示すブロック図である。 1・・・発振器、2,2A、2B・・・ディジタル形位
相比教器、3・・・エラー検出回路、4..4A、4B
・・・チャージポンプ回路、5・・・低域フィルタ、6
・・・電圧制御発振器、7・・・分周器、4]・・・チ
ャージポンプ部、42・・・アナログスイッチ、Gll
〜G33G 41. G 42・・・ゲート回路。
施例を示す回路図、第3図は従来のPLL回路の一例を
示すブロック図である。 1・・・発振器、2,2A、2B・・・ディジタル形位
相比教器、3・・・エラー検出回路、4..4A、4B
・・・チャージポンプ回路、5・・・低域フィルタ、6
・・・電圧制御発振器、7・・・分周器、4]・・・チ
ャージポンプ部、42・・・アナログスイッチ、Gll
〜G33G 41. G 42・・・ゲート回路。
Claims (1)
- 所定の周波数で発振する発振器と、それぞれこの発振器
の出力信号と分周信号との位相差を検出しこの位相差と
対応したパルス信号を出力する同一特性の第1及び第2
のディジタル形位相比較器と、これら第1及び第2のデ
ィジタル形位相比較器からのパルス信号を比較し一致し
ているとき第1のレベルとなり不一致のとき第2のレベ
ルとなる検出信号を出力するエラー検出回路と、このエ
ラー検出回路からの検出信号が第1のレベルのとき前記
第1及び第2のディジタル形位相比較の何れか一方から
のパルス信号と対応した充放電信号を出力し第2のレベ
ルのとき前記充放電信号の出力を停止するチャージポン
プ回路と、このチャージポンプ回路からの充放電信号に
より充放電して直流化電圧を出力する低域フィルタと、
この低域フィルタの出力電圧と対応した周波数で発振す
る電圧制御発振器と、この電圧制御発振器の出力信号を
分周して前記分周信号を出力する分周器とを有すること
を特徴とするPLL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1106251A JPH02284522A (ja) | 1989-04-25 | 1989-04-25 | Pll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1106251A JPH02284522A (ja) | 1989-04-25 | 1989-04-25 | Pll回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02284522A true JPH02284522A (ja) | 1990-11-21 |
Family
ID=14428882
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1106251A Pending JPH02284522A (ja) | 1989-04-25 | 1989-04-25 | Pll回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02284522A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007116713A (ja) * | 2005-10-20 | 2007-05-10 | Honeywell Internatl Inc | 耐放射線型位相ロック・ループ |
-
1989
- 1989-04-25 JP JP1106251A patent/JPH02284522A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007116713A (ja) * | 2005-10-20 | 2007-05-10 | Honeywell Internatl Inc | 耐放射線型位相ロック・ループ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4378509A (en) | Linearized digital phase and frequency detector | |
US4806878A (en) | Phase comparator lock detect circuit and a synthesizer using same | |
US5870002A (en) | Phase-frequency lock detector | |
US6970046B2 (en) | Digital phase-locked loop | |
US5892380A (en) | Method for shaping a pulse width and circuit therefor | |
US5304954A (en) | PLL synthesizer having frequency dividers with reset control | |
US4920320A (en) | Phase locked loop with optimally controlled bandwidth | |
US3723889A (en) | Phase and frequency comparator | |
US4975650A (en) | Phase detector | |
FI105501B (fi) | Digitaalinen vaihekomparaattori sekä vaiheensäätöpiiri | |
US4068181A (en) | Digital phase comparator | |
US5506531A (en) | Phase locked loop circuit providing increase locking operation speed using an unlock detector | |
US4876518A (en) | Frequency tracking system | |
US4829268A (en) | Loop filter for frequency multiplying phase locked loop | |
US4500852A (en) | Wide range phase detector utilizing a plurality of stacked detector modules | |
JPH02284522A (ja) | Pll回路 | |
JP3080007B2 (ja) | Pll回路 | |
JPH0250655B2 (ja) | ||
US7382848B2 (en) | First order tuning circuit for a phase-locked loop | |
JPH034619A (ja) | 位相同期回路 | |
SU1084991A1 (ru) | Устройство частотно-фазовой автоподстройки частоты | |
KR950008483B1 (ko) | 위상 폐쇄 루프주파수 신서싸이저 회로 | |
JPS63204906A (ja) | 異常ロツク検出回路 | |
EP0467458B1 (en) | Apparatus for maintaining the frequency of an oscillator within a predetermined frequency range | |
JPH01233831A (ja) | 位相同期ループ回路 |