SU1084991A1 - Устройство частотно-фазовой автоподстройки частоты - Google Patents

Устройство частотно-фазовой автоподстройки частоты Download PDF

Info

Publication number
SU1084991A1
SU1084991A1 SU823520868A SU3520868A SU1084991A1 SU 1084991 A1 SU1084991 A1 SU 1084991A1 SU 823520868 A SU823520868 A SU 823520868A SU 3520868 A SU3520868 A SU 3520868A SU 1084991 A1 SU1084991 A1 SU 1084991A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
digital
frequency
inputs
Prior art date
Application number
SU823520868A
Other languages
English (en)
Inventor
Владимир Васильевич Шумаев
Владимир Алексеевич Иванов
Original Assignee
Марийский Ордена Дружбы Народов Политехнический Институт Им.М.Горького
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Марийский Ордена Дружбы Народов Политехнический Институт Им.М.Горького filed Critical Марийский Ордена Дружбы Народов Политехнический Институт Им.М.Горького
Priority to SU823520868A priority Critical patent/SU1084991A1/ru
Application granted granted Critical
Publication of SU1084991A1 publication Critical patent/SU1084991A1/ru

Links

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

Изобретение предназначено дл  использовани  в системе автоматики, в технике св зи при проектировании цифровых синтезаторов частоты, след щих фильтров, приемопередающих сис , тем, в частности, в качестве цепей автоматической подстройки начальной частоты задающего генератора линейно-частотно-модулированных (ЛЧМ) сигналов аппаратуры дл  вертикальног и на слонного зондировани  ионосферы Известно устройство дл  автоматической подстройки частоты, в котором имеетс  аналогова  цепь обратной св  зи фазовой автоподстройки и цифрова  цепь, состо ща  из подключенных к выходу фильтра нижних частот, датчика нулевого напр жени  и датчика направлени  перестройки, выходы которы соединены с вторым входом управл емого генератора через последователь™ но соединенные ре рерсивный счетчик и цифроаналоговый преобразователь (ЦАП) С1. Однако устройство обладает средни быстродействием и малой точностью. Наиболее близким к изобретению по технической сущности  вл етс  устройство частотно-фазовой автоподстройки частоты, содержащее соединенные в кольцо yпpaвл e «5 й генератор , фазовый детектор, другой вход которого  вл етс  входом устройства и первый фильтр нижних частот, цифровой частотмлй дискриминатор, входы которого соединены с входами фазового детектора, последовательно соединенные реверсивный счетчик и первый ЦАП, а также второй фильтр нижних частот, выход которого подключен к управл емому генератору 2J, Недостатком известного устройства  вл етс  невысока  точность, что определ етс  невозможностью уменьшени  амплиту;5г шага ЦАП при его ограй}|ченной разр дности, Цель изобретени  - повшиение точности устройства частотно-фазовой автоподстройки частоты Поставленна  цель достигаетс  тем, что в устройстве частотно-фазовой автоподстройки частоты,.содержащем соединенные в кольцо управл емый генератор, фазовый детекторр . .другой вход которого  вл етс  входом устройства, и первый фильтр нижйих частот,цифровой частотный дискри-) минатор, входы которого соединешл с .входами, фазового детектора, последов тельно соединенные реверсивныйсчетчик и первый ЦАП, а также второй фильтр нижних частот, выход которого подключен к управл емому генератору , между выходами реверсивного счетчика и входом второго фильтра нижних частот.включены последователь но регистр пам ти, второй ЦАП и сумМатор , другой вход которого подключен к выходу первого ЦАП, между пр мым , инверсивным и запрещающим выходаьш цифрового частотного дискриминатора и входами реверсивного счетчика включен блок переключени  тактовой частоты и направлени  перестройки, между запрещающим выходом цифрового частотного дискриминатора и входами пересТ ройки обоих ЦАП включены последовательно блок управлени  и переключae ft lй источник опорного напр жени , при этом вход установки нул  регистра пам ти соединен с входом переключаемого источника опорного напр жег .ни , а синхронизирукпдий вход - с синхронизирующим выходом блока управлени  На фиг, 1 представлена структурна  электрическа  схема устройства ластотно-фазовой автоподстройки частоты; на фиг. 2 - пример структурной электрической схемы блока управлени . Устройство частотно-фазовой автоподстройки частоты сЬдердсит управл емый генератор 1, фазовый детектор 2, первый фильтр 3 нижних частот (ФНЧ), цифровой частотный дискриминатор 4, блок 5 переключени  тактовой частоты и направлени  перестройки , реверсивный счетчик б, первый ЦАП 7, второй ЦАП 8, регистр 9 пам ти , су№;1атор 10, второй ФНЧ 11, блок 12 управлени  и переключаемый источник 13 опорного напр жени . Блок управлени  содержит последовательно соединенные входной инвертор 14 с задержкой спада выходного импульса выходной формирователь 15 импульса, к выходу которого подключен форми.рователь 16 импульса по фронту, выход которого  вл етс  синхронизирующим выходом блока управлени , Устройство частотно-фазовой автоподст:ройки частоты работает следующим образом. Пусть F ., где F -подстраиваема  частота, F - стабильна  опорна  частота. При этом на пр мом выходе цифрового .частотного дискригиинатора -4 имеетс  сигнал логической еданиды, на инверсном - уровень логического нул , на запрещающем выходе - логическа  единица. Тактовые импульсы блока 5 переключени  тактовой частот и направлени  перестройки поступают на cy вv иpyющий вход реверсивного счетчика 6, на выходе которого с приходом каждого импульса значение кода увеличиваетс  на единицу . Напр жение на выходе первого ЦАП 7 определ етс  выражением цф где Eg - амплитуда опорного напр жени ; f - число разр дов ЦАП; - выходной код (число) реверсивного счетчика. Это напр жение через сумматор 10 и второй ФНЧ 11 поступает на управл ющий вход управл емого генератора 1, измен   его частоту в сторону уменьшени  расстройки. Скорость уве личени  частоты F-, определ етс  крутизной характеристики управл емо го генератора, периодом тактовой ча тоты и величиной шага первого ЦАП 7 равной: Е ли. момент равенства частот F, и на пр мом и инверсном выходах цифро вого частотного дискриминатора 4 им ютс  импульсы, длительность которых пропорциональна разности фаз этих частот. На третьем выходе - логичес кий нуль, который запрещает прохожд ние с блока 5 импульсов тактовой ча тоты на реверсивный счетчик 6. На выходе блока 12 управлени  формируе с  логическа  единица,  вл юща с  ,управл кицим сигналом, который умень шает опорное напр жение в два раза и разрешает запись кода в регистр 9 пам ти. Сформированный на синхрониз рук цем выходе блока 12 управлени  импульс записывает в регистр 9 пам  ти выходной код реверсивного счетчи ка 6. Небольшой коммутационный выбр на выходе сумматора 10 фильтруетс  фильтром 11 и не проходит на вход управл емого генератора 1. Напр жение на выходе сумматора 10 остаетс  посто нным. В этом режиме выходное напр жение первого ЦАП 7 и второго IЦАП 8 определ етс  выражением и. Uo Напр жение второго ЦАП 8 в момент синхронизма остаетс  величиной посто нной и не зависит от изменени  кода реверсивного счетчика б. На выходе сумматора 10 остаетс  напр жение , равное напр жению в момент ; захвата, а именно ,2 Удержание управл емого генератора 1 происходит с помощью аналоговой цепи обратной св зи, собранной на элементах фазового детектора 2 и первого ФНЧ 3 а также с помощью выходного напр жени  первого ЦАП 7, поступающего на второй управл ющий вход управл емого генератора 1. В момент, когда фаза управл емого генератора 1 в процессе удержани  аналоговой петлей измен етс  на величину дискриминационной характеристики фазового детектора 2, на третьем выходе цифрового частотного дискриминатора 4 формируетс  короткий импульс положительной пол рности, который через блок 5. поступает на вход реверсивного счетчика б, выходной код которого измен етс  на единицу в сторону, соответствующую разности фаз двух частот. Удержание управл емого генератора 1 оп ть происходит с помощью аналоговой цепи обратной св зи. Точность удержани  частоты F.,, в синхронизме с частотой FO при значительном изменении разности фаз определ етс  новой, ставшей меньше, амплитудой шага первого ЦАП 7 и равной величине . 4U Дп  увеличени  точности величина du, выбираетс  равной или меньше половины размаха дискриминационной характеристики фазового детектора 2 . Аналогично работает устройство и при F-, ) Fp, но при этом на пр мом выходе цифрового частотного дискриминатора 4 имеетс  уровень логического нул , на инверсном .- уровень логической единицы. Тактовые импульсы поступают на вычитающий вход реверсивного счетчика 6, на выходе которого с приходом каждого импульса . значение кода уменьшаетс  на единицу . Напр жение на выходе первого ЦАП 7 определ етс  выражением , , где UQ - уровень, соответствующий начальной расстройке. Это напр жение через сумматор 10 второй ФНЧ 11 поступает на управ ющий вход управл емого генератоа 1, измен   его частоту в стороу уменьшени  расстройки. Скорость меньшени  частоты F определ етс  рутизной характеристики управл емоо генератора 1, периодом тактовой астоты и С1МПЛИТУДОЙ шага первого АП 7, равной Таким образом, предлагаемое устойство частотно-фазовой автоподтройки частоты обладает нар ду с ысоким быстродействием и широкой олосой захвата, более высокой очностью.
f
/4

Claims (1)

  1. УСТРОЙСТВО ЧАСТОТНО-ФАЗОВОЙ АВТОПОДСТРОЙКИ ЧАСТОТЫ, содержащее соединенные в кольцо управляемый генератор, фазовый детектор, другой вход которого является входом устрой-* ства, и первый фильтр нижних частот, цифровой частотный дискриминатор, входы которого соединены с входами фазового детектора, последовательно соединенные реверсивный счетчик и первый цифроаналоговый преобразователь, а также второй фильтр нижних частот, выход которого подключен к управляемому генератору, отличающееся тем, что, с целью повышения точности, между выходами реверсивного счетчика и входом второго фильтра нижних часто.т включены последовательно регистр памяти, . второй цифроаналоговый преобразователь и сумматор, другой вход которого подключен к выходу первого цифроаналогового преобразователя, между примам, инверсным и запрещающим выходами цифрового частотного дискриминатора и входами реверсивного счетчика включен блок переключения тактовой частоты и направления перестрой ки, между запрещающим выходом цифрового частотного дискриминатора и вхо-щ дами перестройки обоих цифроаналоговых преобразователей включены последовательно блок управления и переключаемый источник опорного напряжения, при этом вход установки нуля регистра памяти соединен с входом пе реключаемого источника опорного напряжения, а синхронизирующий вход с синхронизирующим выходом блока управления.
SU823520868A 1982-12-16 1982-12-16 Устройство частотно-фазовой автоподстройки частоты SU1084991A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU823520868A SU1084991A1 (ru) 1982-12-16 1982-12-16 Устройство частотно-фазовой автоподстройки частоты

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU823520868A SU1084991A1 (ru) 1982-12-16 1982-12-16 Устройство частотно-фазовой автоподстройки частоты

Publications (1)

Publication Number Publication Date
SU1084991A1 true SU1084991A1 (ru) 1984-04-07

Family

ID=21038840

Family Applications (1)

Application Number Title Priority Date Filing Date
SU823520868A SU1084991A1 (ru) 1982-12-16 1982-12-16 Устройство частотно-фазовой автоподстройки частоты

Country Status (1)

Country Link
SU (1) SU1084991A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Авторское свидетельство СССР 425298, кл. Н 03 L 7/00, 1971. 2. Системы фазовой синхронизации. Пол ред. В.В.Шахгильд на и Л.Н.Бемостиной. М., Радио и св зь, 1982, с. 247, рис.1412 (. прототип h *

Similar Documents

Publication Publication Date Title
US4590602A (en) Wide range clock recovery circuit
EP0482823B1 (en) PLL frequency synthesizer capable of changing an output frequency at a high speed
US6226339B1 (en) Method and system for detecting phase lock in a phase-locked loop
US5982208A (en) Clock multiplier having two feedback loops
EP0526227A2 (en) Phase-locked loop
GB2180708A (en) Phase-comparator lock-detect circuit for a frequency synthesiser
US4668918A (en) Low order charge-pump filter
EP0483260B1 (en) Phase detector
EP0619052B1 (en) Shifting phase of a clock signal, in particular for clock recovery of a digital data signal
KR100205354B1 (ko) 데이터 분리 회로
EP0164785A1 (en) Electric circuit arrangement comprising a phase control-circuit
SU1084991A1 (ru) Устройство частотно-фазовой автоподстройки частоты
US4500852A (en) Wide range phase detector utilizing a plurality of stacked detector modules
US4596964A (en) Digital phase locked loop
US4573024A (en) PLL having two-frequency VCO
EP0236419B1 (en) Phase changer
EP0199686B1 (en) Method and apparatus for locking the signal from a controlled oscillator to that of a reference oscillator
EP0168157B1 (en) Chrominance signal processing system
SU1077057A1 (ru) Цифровой синтезатор частот
SU1012444A1 (ru) Устройство фазовой автоподстройки частоты
SU1748251A1 (ru) Цифровой синтезатор частот
SU1302424A1 (ru) Способ управлени фазой колебаний генератора и устройство дл его осуществлени
SU1681381A1 (ru) Устройство фазовой автоподстройки частоты
US5196804A (en) Phase detectors
SU621060A1 (ru) Устройство фазовой автоподстройки частоты