JPH02283067A - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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- JPH02283067A JPH02283067A JP1104993A JP10499389A JPH02283067A JP H02283067 A JPH02283067 A JP H02283067A JP 1104993 A JP1104993 A JP 1104993A JP 10499389 A JP10499389 A JP 10499389A JP H02283067 A JPH02283067 A JP H02283067A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、光素子と電子素子が集積され、先ファイバ通
信等に用いられる光電子集積囲路の製造方法に関するも
のである。
信等に用いられる光電子集積囲路の製造方法に関するも
のである。
先ファイバ通信用の受信フロントエンドとして、受光素
子であるpinホトダイオード(PIN−PD)と電子
素子である電界効果トランジスタ(FET)やバイポー
ラトランジスタとをハイブリッド基板に集積した構造の
ものが知られている。
子であるpinホトダイオード(PIN−PD)と電子
素子である電界効果トランジスタ(FET)やバイポー
ラトランジスタとをハイブリッド基板に集積した構造の
ものが知られている。
また、PIN−PDとFETとがInP基板上にモノリ
シックに集積された構造のものも既に作製されている。
シックに集積された構造のものも既に作製されている。
ハイブリッド基板上に受光素子および電子素子を集積し
たものは、半田付けにより各素子が実装されているので
、モノリシックのものに比べて信頼性が低く、また、大
量生産に不向きである。
たものは、半田付けにより各素子が実装されているので
、モノリシックのものに比べて信頼性が低く、また、大
量生産に不向きである。
一方、上述した従来のモノリシックのものは、バイポー
ラトランジスタを備えていない。光フアイバ通信の受信
フロントエンドは、その初段においては人力インピーダ
ンスが高くショットノイズの小さいFETが望ましく、
次段以降は相互コンダクタンスの大きいバイポーラトラ
ンジスタが望ましい。したがって、PIN−PDとFE
Tとバイポーラトランジスタの3種類の素子が全て同一
半導体2I!1Iii上にモノリシックに集積化された
ものが求められているが、未だそのような集積回路は開
発されていない。
ラトランジスタを備えていない。光フアイバ通信の受信
フロントエンドは、その初段においては人力インピーダ
ンスが高くショットノイズの小さいFETが望ましく、
次段以降は相互コンダクタンスの大きいバイポーラトラ
ンジスタが望ましい。したがって、PIN−PDとFE
Tとバイポーラトランジスタの3種類の素子が全て同一
半導体2I!1Iii上にモノリシックに集積化された
ものが求められているが、未だそのような集積回路は開
発されていない。
特に、InP半導体基板上にPIN−PDとFETの一
種である高電子移動度トランジスタ(HEMT)とヘテ
ロ接合バイポーラトランジスタ(HBT)とを集積する
際には、これらがすべて異なるエピタキシャル層構造を
持つため、各素子を形成するための従来技術を単に寄せ
集めて集積回路を作製しようとすると、その工程が非常
に複雑になることが予想される。
種である高電子移動度トランジスタ(HEMT)とヘテ
ロ接合バイポーラトランジスタ(HBT)とを集積する
際には、これらがすべて異なるエピタキシャル層構造を
持つため、各素子を形成するための従来技術を単に寄せ
集めて集積回路を作製しようとすると、その工程が非常
に複雑になることが予想される。
上記課題を解決するために、本発明の集積回路の製造方
法は、InP半導体基板上に、n型層およびi型層がG
aInAs、p型層がInPまたはC;arnAsであ
るP I N−PD用エピタキシャル結晶と、電子供給
層がA p I n A S %能動層がGa I n
AsであるHEMT用エピタキシャル結晶と、サブコレ
クタ層、コレクタ層およびベース層がそれぞれGaIn
As、エミッタ層がInPであるHBT用エピタキシャ
ル結晶とが次の条件を満足するように、 すなわち、PIN−PD用エピタキシャル結晶のp型層
がInPのときには、 0.9d <d +d <1.1d ・・・
■1 2 3 l d 4 + d s < d t
・・・■ただし、dlはi型層の層厚、 dlはベース層の層厚、 d3はコレクタ層の層厚、 d4は電子供給層の層厚、 d5は能動層の層厚、 を満足するように、 また、PIN−PD用エピタキシャル結晶のp型層がG
a InAsのときには、 0.9d <d +d <1.1d ・・・
■d 4 + d 5< d e
・・・■ただし、dlはベース層の層厚、 d3はコレクタ層の層厚、 d4は電子供給層の層厚、 d5は能動層の層厚、 doはp型層およびi型層の層厚の和、を満足するよう
に形成され、その後のエツチング工程の中で、PIN−
PD用結晶のn型層の一部露出、HBT用結晶のサブコ
レクタ層の一部露出および)IEMT用結晶の不要領域
の除去が同時に行われることを特徴とするものである。
法は、InP半導体基板上に、n型層およびi型層がG
aInAs、p型層がInPまたはC;arnAsであ
るP I N−PD用エピタキシャル結晶と、電子供給
層がA p I n A S %能動層がGa I n
AsであるHEMT用エピタキシャル結晶と、サブコレ
クタ層、コレクタ層およびベース層がそれぞれGaIn
As、エミッタ層がInPであるHBT用エピタキシャ
ル結晶とが次の条件を満足するように、 すなわち、PIN−PD用エピタキシャル結晶のp型層
がInPのときには、 0.9d <d +d <1.1d ・・・
■1 2 3 l d 4 + d s < d t
・・・■ただし、dlはi型層の層厚、 dlはベース層の層厚、 d3はコレクタ層の層厚、 d4は電子供給層の層厚、 d5は能動層の層厚、 を満足するように、 また、PIN−PD用エピタキシャル結晶のp型層がG
a InAsのときには、 0.9d <d +d <1.1d ・・・
■d 4 + d 5< d e
・・・■ただし、dlはベース層の層厚、 d3はコレクタ層の層厚、 d4は電子供給層の層厚、 d5は能動層の層厚、 doはp型層およびi型層の層厚の和、を満足するよう
に形成され、その後のエツチング工程の中で、PIN−
PD用結晶のn型層の一部露出、HBT用結晶のサブコ
レクタ層の一部露出および)IEMT用結晶の不要領域
の除去が同時に行われることを特徴とするものである。
各素子用結晶を構成しているエピタキシャル層は、その
層厚が上述した式■■または■■を満足するように形成
されているので、PIN−PD用結晶のi型層(p型層
がGa I nAsのときはp型層およびi型層) 、
HBT用結晶のベース層およびコレクタ層、ならびに不
要領域のI(EMT用結晶を同時にエツチングすると、
P I N−PD用結晶のn型層とHBT用結晶のサブ
コレクタ層がほぼ同時に露出し、しかも、これらが露出
した時点では不要領域のHEMT用結晶が完全に除去さ
れている。
層厚が上述した式■■または■■を満足するように形成
されているので、PIN−PD用結晶のi型層(p型層
がGa I nAsのときはp型層およびi型層) 、
HBT用結晶のベース層およびコレクタ層、ならびに不
要領域のI(EMT用結晶を同時にエツチングすると、
P I N−PD用結晶のn型層とHBT用結晶のサブ
コレクタ層がほぼ同時に露出し、しかも、これらが露出
した時点では不要領域のHEMT用結晶が完全に除去さ
れている。
第1図は、本発明の一実施例を示す工程断面図である。
用意されたインジウム・リン(Ink)半導体基板1上
に、通常のエピタキシャル成長技術および選択成長マス
クを用いたエピタキシャル選択成長技術が用いられて、
HEMT領域2にHEMT用のエピタキシャル結晶3が
、PIN−PD領域4にP I N−PD用のエピタキ
シャル結晶5が、また、HBT領域6にHBT用のエピ
タキシャル結晶7がそれぞれ形成される(第1図(A)
参照)。
に、通常のエピタキシャル成長技術および選択成長マス
クを用いたエピタキシャル選択成長技術が用いられて、
HEMT領域2にHEMT用のエピタキシャル結晶3が
、PIN−PD領域4にP I N−PD用のエピタキ
シャル結晶5が、また、HBT領域6にHBT用のエピ
タキシャル結晶7がそれぞれ形成される(第1図(A)
参照)。
HEMT用結晶3は、能動層となるGalnAs層8お
よび電子供給層となるn型AρInAs層9で構成され
ている。PIN−PD用結晶5は、n型層となるn型1
nP層10、i型層となるi型GaInAs層11およ
びp型層となるp型1nP層12で構成されている。H
BT用結晶7は、サブコレクタ層となるn型1nP層1
3、コレクタ層となるn型Ga I nAs層14、ベ
ース層となるp型Ga 1 nAs層15およびエミッ
タ層となるn ’EI I n P層16で構成されて
いる。
よび電子供給層となるn型AρInAs層9で構成され
ている。PIN−PD用結晶5は、n型層となるn型1
nP層10、i型層となるi型GaInAs層11およ
びp型層となるp型1nP層12で構成されている。H
BT用結晶7は、サブコレクタ層となるn型1nP層1
3、コレクタ層となるn型Ga I nAs層14、ベ
ース層となるp型Ga 1 nAs層15およびエミッ
タ層となるn ’EI I n P層16で構成されて
いる。
そして、P I N−PD用結晶5のi型層11の層厚
をd、HBT用結晶7のベース層15の層厚■ をd 1コレクタ層14の層厚をd SHEMT用結
晶3の電子供給層9の層厚をd 1能動層8の層厚をd
5としたとき、各層は、 0.9d <d +d <1.1d ・・・
■d4+d5<dl ・・・■を満
足するように形成される。すなわち、■式はベース層1
5とコレクタ層14の層厚の和がi型層とほぼ等しくな
るようにエピタキシャル成長を行うことを意味している
。また、■式は、電子供給層9と能動層8の層厚の和が
i型層11よりも小さくなるようにエピタキシャル成長
することを意味している。
をd、HBT用結晶7のベース層15の層厚■ をd 1コレクタ層14の層厚をd SHEMT用結
晶3の電子供給層9の層厚をd 1能動層8の層厚をd
5としたとき、各層は、 0.9d <d +d <1.1d ・・・
■d4+d5<dl ・・・■を満
足するように形成される。すなわち、■式はベース層1
5とコレクタ層14の層厚の和がi型層とほぼ等しくな
るようにエピタキシャル成長を行うことを意味している
。また、■式は、電子供給層9と能動層8の層厚の和が
i型層11よりも小さくなるようにエピタキシャル成長
することを意味している。
なお、HEMT用結晶3の形成の際には、HEMT不要
領域17にもHEMT用結晶であるGaInAs層とn
型A11InAs層が形成される。
領域17にもHEMT用結晶であるGaInAs層とn
型A11InAs層が形成される。
本実施例ではエピタキシャル成長方法として、優れた選
択成長性を示す100 Torr以下の減圧での有機金
属気相成長法(OMVPE)が用いられている。基板湿
度は600℃ないし700℃程度とし、形成したい半導
体層毎に反応ガスが適宜選択される。InP層のエピタ
キシャル成長には、反応ガスとしてトリメチルインジウ
ム(TMI)およびホスフィン(PH3)が用いられる
。GaInAs層のエピタキシャル成長には、反応ガス
としてトリメチルガリウム(TMG) 、)リメチルイ
ンジウム(TMI)およびアルシン(AsH3)が用い
られる。AgInAs層のエピタキシャル成長には、反
応ガスとしてトリメチルアルミニウム(TMA) 、)
リメチルインジウム(TMl>およびアルシン(A s
Ha )が用いられる。
択成長性を示す100 Torr以下の減圧での有機金
属気相成長法(OMVPE)が用いられている。基板湿
度は600℃ないし700℃程度とし、形成したい半導
体層毎に反応ガスが適宜選択される。InP層のエピタ
キシャル成長には、反応ガスとしてトリメチルインジウ
ム(TMI)およびホスフィン(PH3)が用いられる
。GaInAs層のエピタキシャル成長には、反応ガス
としてトリメチルガリウム(TMG) 、)リメチルイ
ンジウム(TMI)およびアルシン(AsH3)が用い
られる。AgInAs層のエピタキシャル成長には、反
応ガスとしてトリメチルアルミニウム(TMA) 、)
リメチルインジウム(TMl>およびアルシン(A s
Ha )が用いられる。
また、選択成長マスクとしては、窒化シリコン(SiN
)膜、または酸化シリコン(S t 02 )× 膜が用いられる。
)膜、または酸化シリコン(S t 02 )× 膜が用いられる。
つぎに、表面全体に窒化シリコン膜を堆積した後レジス
トを塗布し、ホトリソグラフィ技術を用いてそのレジス
トをパターンニングし、このパターンニングされたレジ
ストをマスクとして窒化シリコン膜をさらにパターンニ
ングして、窒化シリコン膜およびレジスト膜からなるパ
ターン化されたエツチング用のマスク18.19を形成
する。
トを塗布し、ホトリソグラフィ技術を用いてそのレジス
トをパターンニングし、このパターンニングされたレジ
ストをマスクとして窒化シリコン膜をさらにパターンニ
ングして、窒化シリコン膜およびレジスト膜からなるパ
ターン化されたエツチング用のマスク18.19を形成
する。
なお、マスク18.19には、窒化シリコン膜に代えて
酸化シリコン膜を用いてもよい。そして、PIN−PD
用結晶5のp型層12およびHBT用結晶7のエミッタ
層16を、マスク18.19で所定領域を遮蔽しながら
エツチングする(第1図(B)参照)。
酸化シリコン膜を用いてもよい。そして、PIN−PD
用結晶5のp型層12およびHBT用結晶7のエミッタ
層16を、マスク18.19で所定領域を遮蔽しながら
エツチングする(第1図(B)参照)。
このとき、エッチャントとして、G a I n A
sおよびAgInAs層 エツチングするエッチャント、たとえば、HCp :H
PO4が用いられているので、いわゆる選択性エツチン
グが行われ、p型層12およびエミッタ層16のエツチ
ングは自動的に停止する。
sおよびAgInAs層 エツチングするエッチャント、たとえば、HCp :H
PO4が用いられているので、いわゆる選択性エツチン
グが行われ、p型層12およびエミッタ層16のエツチ
ングは自動的に停止する。
つぎに、HEMT領域2およびHBT領域6の所定の領
域に、上述した窒化シリコン膜(または酸化シリコンH
)およびレジスト膜からなるパターン化されたマスク2
0.21を形成する。そして、マスク18.20および
21で所定領域を遮蔽しながらエツチングを行い、PI
N−PD用結晶5のi型層11、HBT用結晶7のベー
ス層】5およびコレクタ層14、HEMT用結晶3の電
子供給層9および能動層8 (HEMT不要領域17の
エピタキシャル結晶層を含む)を除去する(第1図(C
)参照)。
域に、上述した窒化シリコン膜(または酸化シリコンH
)およびレジスト膜からなるパターン化されたマスク2
0.21を形成する。そして、マスク18.20および
21で所定領域を遮蔽しながらエツチングを行い、PI
N−PD用結晶5のi型層11、HBT用結晶7のベー
ス層】5およびコレクタ層14、HEMT用結晶3の電
子供給層9および能動層8 (HEMT不要領域17の
エピタキシャル結晶層を含む)を除去する(第1図(C
)参照)。
このとき、エッチャントとして、GaInAsおよびA
、plnAsを共にエツチングするエッチャント、たと
えば、HSO:H2O2が用いられる。また、エツチン
グ時間はエピタキシャル層の層厚とエツチングレートに
応じて制御する必要があるが、ここでエツチングすべき
エピタキシャル層の層厚は、上記■■を満足するように
形成されているので、P I N−PD用結晶5のn型
層10とHBT用結晶7のサブコレクタ層13がほぼ同
時に露出し、しかも、これらが露出した時点では不要領
域17のHEMT用結晶が完全に除去されている。
、plnAsを共にエツチングするエッチャント、たと
えば、HSO:H2O2が用いられる。また、エツチン
グ時間はエピタキシャル層の層厚とエツチングレートに
応じて制御する必要があるが、ここでエツチングすべき
エピタキシャル層の層厚は、上記■■を満足するように
形成されているので、P I N−PD用結晶5のn型
層10とHBT用結晶7のサブコレクタ層13がほぼ同
時に露出し、しかも、これらが露出した時点では不要領
域17のHEMT用結晶が完全に除去されている。
以上のエツチング工程の後は、P I N−PDのn電
極22、n電極23、HEMTのソース電極24、ドレ
イン電極25、ゲート電極26、HBTのエミッタ電極
27、ベース電極28、コレクタ電極29が形成され(
第1図(D)参照)、さらに、必要な配線が施されて所
望の集積回路が完成する。
極22、n電極23、HEMTのソース電極24、ドレ
イン電極25、ゲート電極26、HBTのエミッタ電極
27、ベース電極28、コレクタ電極29が形成され(
第1図(D)参照)、さらに、必要な配線が施されて所
望の集積回路が完成する。
第2図は、本発明の他の実施例を示す工程断面図である
。本実施例は、PIN−PD用結晶のp型層がlnPで
はなく、GaInAsである点が、第1図の実施例と相
違する。なお、第1図と同一または相当部分には同一の
符号を付してその詳しい説明は省略する。
。本実施例は、PIN−PD用結晶のp型層がlnPで
はなく、GaInAsである点が、第1図の実施例と相
違する。なお、第1図と同一または相当部分には同一の
符号を付してその詳しい説明は省略する。
まず、lnP基板1上にPIN−PD用結晶105、H
EMT用結晶3およびHBT用結晶7が形成される(第
2図(A)参照)。このとき、P I N−PD用結晶
105のi型層11およびp型層112の層厚の和をd
、HBT用結晶7のベース層15の層厚をd 1コレク
タ層14の層厚をd 、HEMT用結晶3の電子供給
層9の層厚をd 、能動層8の層厚をd5としたとき、
各層は、 0.9d <d +d <1.1d ・・・
■B 2 3 6d4
+d5<dB ・・・■を満足する
ように形成される。なお、これらの式の意義は前述の実
施例における式■■と同様である。
EMT用結晶3およびHBT用結晶7が形成される(第
2図(A)参照)。このとき、P I N−PD用結晶
105のi型層11およびp型層112の層厚の和をd
、HBT用結晶7のベース層15の層厚をd 1コレク
タ層14の層厚をd 、HEMT用結晶3の電子供給
層9の層厚をd 、能動層8の層厚をd5としたとき、
各層は、 0.9d <d +d <1.1d ・・・
■B 2 3 6d4
+d5<dB ・・・■を満足する
ように形成される。なお、これらの式の意義は前述の実
施例における式■■と同様である。
つぎに、HBT用結晶7のエミッタ層16上にレジスト
膜および窒化シリコン膜などからなるマスク19が形成
され、さらに、マスク19で所定領域が遮蔽されつつ選
択性エツチングが行われ、HBT用結晶7のベース層1
5が露出される(第2図(B)参照)。
膜および窒化シリコン膜などからなるマスク19が形成
され、さらに、マスク19で所定領域が遮蔽されつつ選
択性エツチングが行われ、HBT用結晶7のベース層1
5が露出される(第2図(B)参照)。
さらに、レジスト膜および窒化シリコン膜などからなる
マスク18.20.21が形成され、これらで所望領域
が遮蔽されつつエツチングが行われ、P I N−PD
用結晶105のp型層112およびi型層11、HBT
用結晶7のベース層15およびコレクタ層14並びに不
要領域17のHEMT用結晶が同時にエツチング除去さ
れる(第2図(C)参照)。各エピタキシャル層の層厚
は、上記00式を満足するように設定されているので、
こでのエツチングも前述の実施例と同様に、エツチング
時間を制御することにより、PIN−PD用結晶105
のn型層10とHBT用結晶7のサブコレクタ層13を
ほぼ同時に露出させ、しかも、これらが露出した時点で
不要領域17のHEMT用結晶を完全に除去することが
できる。その後、必要な電極22〜29が形成され(第
2図(D)参照)、最後に配線が施されて所望の集積回
路が完成する。
マスク18.20.21が形成され、これらで所望領域
が遮蔽されつつエツチングが行われ、P I N−PD
用結晶105のp型層112およびi型層11、HBT
用結晶7のベース層15およびコレクタ層14並びに不
要領域17のHEMT用結晶が同時にエツチング除去さ
れる(第2図(C)参照)。各エピタキシャル層の層厚
は、上記00式を満足するように設定されているので、
こでのエツチングも前述の実施例と同様に、エツチング
時間を制御することにより、PIN−PD用結晶105
のn型層10とHBT用結晶7のサブコレクタ層13を
ほぼ同時に露出させ、しかも、これらが露出した時点で
不要領域17のHEMT用結晶を完全に除去することが
できる。その後、必要な電極22〜29が形成され(第
2図(D)参照)、最後に配線が施されて所望の集積回
路が完成する。
以上説明したように、本発明の集積回路の製造方法によ
れば、P I N−PD用結晶のi型層(p型層がGa
InAsのときはp型層およびi型層) 、HBT用結
晶のベース層およびコレクタ層、ならびにHE M T
用結晶の電子供給層および能動層のそれぞれの層厚が所
定の関係を満たすように設定されているので、これらの
層を同時にエツチングしたときに、PIN−PD用結晶
のn型層の露出とHBT用結晶のサブコレクタ層の露出
がほぼ同時に達成され、しかも、そのときには、不要領
域のHEMT用結晶が完全に除去されている。
れば、P I N−PD用結晶のi型層(p型層がGa
InAsのときはp型層およびi型層) 、HBT用結
晶のベース層およびコレクタ層、ならびにHE M T
用結晶の電子供給層および能動層のそれぞれの層厚が所
定の関係を満たすように設定されているので、これらの
層を同時にエツチングしたときに、PIN−PD用結晶
のn型層の露出とHBT用結晶のサブコレクタ層の露出
がほぼ同時に達成され、しかも、そのときには、不要領
域のHEMT用結晶が完全に除去されている。
すなわち、PIN−PD用結晶のn型層の露出とHBT
用結晶のサブコレクタ層の露出と不要領域のHEMT用
結晶の除去が一回のエツチング工程で達成される。した
がって、P IN−PD、HEMTおよびHBTを含む
集積回路を短時間で得ることができる。
用結晶のサブコレクタ層の露出と不要領域のHEMT用
結晶の除去が一回のエツチング工程で達成される。した
がって、P IN−PD、HEMTおよびHBTを含む
集積回路を短時間で得ることができる。
1・・・InP基板、3・・・HEMT用結晶、5.1
05−P I N −P D用結晶、7 、、、 HB
T Jtl結晶、8・・・能動層、9・・・電子供給
層、10・・・n型層、11・・・i型層、12.11
2・・・p型層、13・・・サブコレクタ層、14・・
・コレクタ層、15・・・ベース層、16・・・エミッ
タ層、18〜21・・・マスク。
05−P I N −P D用結晶、7 、、、 HB
T Jtl結晶、8・・・能動層、9・・・電子供給
層、10・・・n型層、11・・・i型層、12.11
2・・・p型層、13・・・サブコレクタ層、14・・
・コレクタ層、15・・・ベース層、16・・・エミッ
タ層、18〜21・・・マスク。
Claims (1)
- 【特許請求の範囲】 1、InP半導体基板上に、n型層およびi型層がそれ
ぞれGaInAs、p型層がInPであるpinホトダ
イオード用エピタキシャル結晶と、電子供給層がAlI
nAs、能動層がGaInAsである高電子移動度トラ
ンジスタ用エピタキシャル結晶と、サブコレクタ層、コ
レクタ層およびベース層がそれぞれGaInAs、エミ
ッタ層がInPであるヘテロ接合バイポーラトランジス
タ用エピタキシャル結晶とを、 0.9d_1<d_2+d_3<1、1d_1d_4+
d_5<d_1 ただし、d_1、はi型層の層厚、 d_2はベース層の層厚、 d_3はコレクタ層の層厚、 d_4は電子供給層の層厚、 d_5は能動層の層厚、 を満足するように形成する工程と、 pinホトダイオード用エピタキシャル結晶のp型層お
よびヘテロ接合バイポーラトランジスタ用エピタキシャ
ル結晶のエミッタ層をそれぞれ部分的に同時にエッチン
グ除去してi型層およびベース層をそれぞれ一部露出す
る工程と、 pinホトダイオード用エピタキシャル結晶のi型層と
ヘテロ接合バイポーラトランジスタ用エピタキシャル結
晶のベース層およびコレクタ層と高電子移動度トランジ
スタ用エピタキシャル結晶の電子供給層および能動層を
それぞれ部分的に同時にエッチング除去してn型層およ
びサブコレクタ層を一部露出すると共に高電子移動度ト
ランジスタ用エピタキシャル結晶の必要領域のみを残す
工程と、 pinホトダイオード用エピタキシャル結晶のp型層お
よびn型層上、ヘテロ接合バイポーラトランジスタ用エ
ピタキシャル結晶のエミッタ層、ベース層およびサブコ
レクタ層上、ならびに高電子移動度トランジスタ用エピ
タキシャル結晶の電子供給層上にそれぞれ必要な電極を
形成する工程と を備えた集積回路の製造方法。 2、InP半導体基板上に、n型層、i型層およびp型
層がそれぞれGaInAsであるpinホトダイオード
用エピタキシャル結晶と、電子供給層がAlInAs、
能動層がGaInAsである高電子移動度トランジスタ
用エピタキシャル結晶と、サブコレクタ層、コレクタ層
およびベース層がそれぞれGaInAs、エミッタ層が
InPであるヘテロ接合バイポーラトランジスタ用エピ
タキシャル結晶とを 0.9d_6<d_2+d_3<1.1d_6d_4+
d_5<d ただし、d_2はベース層の層厚、 d_3はコレクタ層の層厚、 d_4は電子供給層の層厚、 d_5は能動層の層厚、 d_6はp型層およびi型層の層厚の和、 を満足するように形成する工程と、 ヘテロ接合バイポーラトランジスタ用エピタキシャル結
晶のエミッタ層を部分的にエッチング除去してベース層
の一部を露出する工程と、 pinホトダイオード用エピタキシャル結晶のp型層お
よびi型層とヘテロ接合バイポーラトランジスタ用エピ
タキシャル結晶のベース層およびコレクタ層と高電子移
動度トランジスタ用エピタキシャル結晶の電子供給層お
よび能動層をそれぞれ部分的に同時にエッチング除去し
てn型層およびサブコレクタ層を一部露出すると共に高
電子移動度トランジスタ用エピタキシャル結晶の必要領
域のみを残す工程と、 pinホトダイオード用エピタキシャル結晶のp型層お
よびn型層上、ヘテロ接合バイポーラトランジスタ用エ
ピタキシャル結晶のエミッタ層、ベース層およびサブコ
レクタ層上、ならびに高電子移動度トランジスタ用エピ
タキシャル結晶の電子供給層上にそれぞれ必要な電極を
形成する工程と を備えた集積回路の製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1104993A JPH06105781B2 (ja) | 1989-04-25 | 1989-04-25 | 集積回路の製造方法 |
DE69030129T DE69030129T2 (de) | 1989-04-12 | 1990-04-10 | Herstellungsverfahren einer integrierten Halbleiterschaltung |
EP90106894A EP0392480B1 (en) | 1989-04-12 | 1990-04-10 | Method of manufacturing a semiconductor integrated circuit device |
US07/507,530 US5051372A (en) | 1989-04-12 | 1990-04-11 | Method of manufacturing a semiconductor optoelectric integrated circuit device, having a pin, hemt, and hbt, by selective regrowth |
CA002014399A CA2014399C (en) | 1989-04-12 | 1990-04-11 | Method of manufacturing a semiconductor integrated circuit device |
KR1019900005076A KR930009595B1 (ko) | 1989-04-12 | 1990-04-12 | 반도체집적회로장치의 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1104993A JPH06105781B2 (ja) | 1989-04-25 | 1989-04-25 | 集積回路の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02283067A true JPH02283067A (ja) | 1990-11-20 |
JPH06105781B2 JPH06105781B2 (ja) | 1994-12-21 |
Family
ID=14395621
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1104993A Expired - Lifetime JPH06105781B2 (ja) | 1989-04-12 | 1989-04-25 | 集積回路の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06105781B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05226598A (ja) * | 1991-11-25 | 1993-09-03 | Korea Electron Telecommun | 受信用光電集積素子及びその製造方法 |
JPH0774384A (ja) * | 1993-07-08 | 1995-03-17 | Sumitomo Electric Ind Ltd | 光電子集積回路及びその製造方法 |
JP2017126738A (ja) * | 2016-01-13 | 2017-07-20 | ソニー株式会社 | 受光素子、受光素子の製造方法、撮像素子および電子機器 |
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---|---|---|---|---|
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US6690134B1 (en) | 2001-01-24 | 2004-02-10 | Irobot Corporation | Method and system for robot localization and confinement |
US8396592B2 (en) | 2001-06-12 | 2013-03-12 | Irobot Corporation | Method and system for multi-mode coverage for an autonomous robot |
US7429843B2 (en) | 2001-06-12 | 2008-09-30 | Irobot Corporation | Method and system for multi-mode coverage for an autonomous robot |
US8386081B2 (en) | 2002-09-13 | 2013-02-26 | Irobot Corporation | Navigational control system for a robotic device |
US8428778B2 (en) | 2002-09-13 | 2013-04-23 | Irobot Corporation | Navigational control system for a robotic device |
US7332890B2 (en) | 2004-01-21 | 2008-02-19 | Irobot Corporation | Autonomous robot auto-docking and energy management systems and methods |
ES2346343T3 (es) | 2005-02-18 | 2010-10-14 | Irobot Corporation | Robot autonomo de limpieza de superficies para una limpieza en seco y en mojado. |
US8392021B2 (en) | 2005-02-18 | 2013-03-05 | Irobot Corporation | Autonomous surface cleaning robot for wet cleaning |
ES2718831T3 (es) | 2005-12-02 | 2019-07-04 | Irobot Corp | Sistema de robots |
EP2466411B1 (en) | 2005-12-02 | 2018-10-17 | iRobot Corporation | Robot system |
EP2548492B1 (en) | 2006-05-19 | 2016-04-20 | iRobot Corporation | Removing debris from cleaning robots |
US8417383B2 (en) | 2006-05-31 | 2013-04-09 | Irobot Corporation | Detecting robot stasis |
KR101301834B1 (ko) | 2007-05-09 | 2013-08-29 | 아이로보트 코퍼레이션 | 소형 자율 커버리지 로봇 |
-
1989
- 1989-04-25 JP JP1104993A patent/JPH06105781B2/ja not_active Expired - Lifetime
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JP2017126738A (ja) * | 2016-01-13 | 2017-07-20 | ソニー株式会社 | 受光素子、受光素子の製造方法、撮像素子および電子機器 |
Also Published As
Publication number | Publication date |
---|---|
JPH06105781B2 (ja) | 1994-12-21 |
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