JPH02283067A - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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- JPH02283067A JPH02283067A JP1104993A JP10499389A JPH02283067A JP H02283067 A JPH02283067 A JP H02283067A JP 1104993 A JP1104993 A JP 1104993A JP 10499389 A JP10499389 A JP 10499389A JP H02283067 A JPH02283067 A JP H02283067A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、光素子と電子素子が集積され、先ファイバ通
信等に用いられる光電子集積囲路の製造方法に関するも
のである。
信等に用いられる光電子集積囲路の製造方法に関するも
のである。
先ファイバ通信用の受信フロントエンドとして、受光素
子であるｐｉｎホトダイオード（ＰＩＮ−ＰＤ）と電子
素子である電界効果トランジスタ（ＦＥＴ）やバイポー
ラトランジスタとをハイブリッド基板に集積した構造の
ものが知られている。
子であるｐｉｎホトダイオード（ＰＩＮ−ＰＤ）と電子
素子である電界効果トランジスタ（ＦＥＴ）やバイポー
ラトランジスタとをハイブリッド基板に集積した構造の
ものが知られている。
また、ＰＩＮ−ＰＤとＦＥＴとがＩｎＰ基板上にモノリ
シックに集積された構造のものも既に作製されている。
シックに集積された構造のものも既に作製されている。
ハイブリッド基板上に受光素子および電子素子を集積し
たものは、半田付けにより各素子が実装されているので
、モノリシックのものに比べて信頼性が低く、また、大
量生産に不向きである。
たものは、半田付けにより各素子が実装されているので
、モノリシックのものに比べて信頼性が低く、また、大
量生産に不向きである。
一方、上述した従来のモノリシックのものは、バイポー
ラトランジスタを備えていない。光フアイバ通信の受信
フロントエンドは、その初段においては人力インピーダ
ンスが高くショットノイズの小さいＦＥＴが望ましく、
次段以降は相互コンダクタンスの大きいバイポーラトラ
ンジスタが望ましい。したがって、ＰＩＮ−ＰＤとＦＥ
Ｔとバイポーラトランジスタの３種類の素子が全て同一
半導体２Ｉ！１Ｉｉｉ上にモノリシックに集積化された
ものが求められているが、未だそのような集積回路は開
発されていない。
ラトランジスタを備えていない。光フアイバ通信の受信
フロントエンドは、その初段においては人力インピーダ
ンスが高くショットノイズの小さいＦＥＴが望ましく、
次段以降は相互コンダクタンスの大きいバイポーラトラ
ンジスタが望ましい。したがって、ＰＩＮ−ＰＤとＦＥ
Ｔとバイポーラトランジスタの３種類の素子が全て同一
半導体２Ｉ！１Ｉｉｉ上にモノリシックに集積化された
ものが求められているが、未だそのような集積回路は開
発されていない。
特に、ＩｎＰ半導体基板上にＰＩＮ−ＰＤとＦＥＴの一
種である高電子移動度トランジスタ（ＨＥＭＴ）とヘテ
ロ接合バイポーラトランジスタ（ＨＢＴ）とを集積する
際には、これらがすべて異なるエピタキシャル層構造を
持つため、各素子を形成するための従来技術を単に寄せ
集めて集積回路を作製しようとすると、その工程が非常
に複雑になることが予想される。
種である高電子移動度トランジスタ（ＨＥＭＴ）とヘテ
ロ接合バイポーラトランジスタ（ＨＢＴ）とを集積する
際には、これらがすべて異なるエピタキシャル層構造を
持つため、各素子を形成するための従来技術を単に寄せ
集めて集積回路を作製しようとすると、その工程が非常
に複雑になることが予想される。
上記課題を解決するために、本発明の集積回路の製造方
法は、ＩｎＰ半導体基板上に、ｎ型層およびｉ型層がＧ
ａＩｎＡｓ、ｐ型層がＩｎＰまたはＣ；ａｒｎＡｓであ
るＰ Ｉ Ｎ−ＰＤ用エピタキシャル結晶と、電子供給
層がＡ ｐ Ｉ ｎ Ａ Ｓ ％能動層がＧａ Ｉ ｎ
ＡｓであるＨＥＭＴ用エピタキシャル結晶と、サブコレ
クタ層、コレクタ層およびベース層がそれぞれＧａＩｎ
Ａｓ、エミッタ層がＩｎＰであるＨＢＴ用エピタキシャ
ル結晶とが次の条件を満足するように、 すなわち、ＰＩＮ−ＰＤ用エピタキシャル結晶のｐ型層
がＩｎＰのときには、 ０．９ｄ ＜ｄ ＋ｄ ＜１．１ｄ ・・・
■１ ２ ３ ｌ ｄ ４ ＋ ｄ ｓ ＜ ｄ ｔ
・・・■ただし、ｄｌはｉ型層の層厚、 ｄｌはベース層の層厚、 ｄ３はコレクタ層の層厚、 ｄ４は電子供給層の層厚、 ｄ５は能動層の層厚、 を満足するように、 また、ＰＩＮ−ＰＤ用エピタキシャル結晶のｐ型層がＧ
ａ ＩｎＡｓのときには、 ０．９ｄ ＜ｄ ＋ｄ ＜１．１ｄ ・・・
■ｄ ４ ＋ ｄ ５＜ ｄ ｅ
・・・■ただし、ｄｌはベース層の層厚、 ｄ３はコレクタ層の層厚、 ｄ４は電子供給層の層厚、 ｄ５は能動層の層厚、 ｄｏはｐ型層およびｉ型層の層厚の和、を満足するよう
に形成され、その後のエツチング工程の中で、ＰＩＮ−
ＰＤ用結晶のｎ型層の一部露出、ＨＢＴ用結晶のサブコ
レクタ層の一部露出および）ＩＥＭＴ用結晶の不要領域
の除去が同時に行われることを特徴とするものである。
法は、ＩｎＰ半導体基板上に、ｎ型層およびｉ型層がＧ
ａＩｎＡｓ、ｐ型層がＩｎＰまたはＣ；ａｒｎＡｓであ
るＰ Ｉ Ｎ−ＰＤ用エピタキシャル結晶と、電子供給
層がＡ ｐ Ｉ ｎ Ａ Ｓ ％能動層がＧａ Ｉ ｎ
ＡｓであるＨＥＭＴ用エピタキシャル結晶と、サブコレ
クタ層、コレクタ層およびベース層がそれぞれＧａＩｎ
Ａｓ、エミッタ層がＩｎＰであるＨＢＴ用エピタキシャ
ル結晶とが次の条件を満足するように、 すなわち、ＰＩＮ−ＰＤ用エピタキシャル結晶のｐ型層
がＩｎＰのときには、 ０．９ｄ ＜ｄ ＋ｄ ＜１．１ｄ ・・・
■１ ２ ３ ｌ ｄ ４ ＋ ｄ ｓ ＜ ｄ ｔ
・・・■ただし、ｄｌはｉ型層の層厚、 ｄｌはベース層の層厚、 ｄ３はコレクタ層の層厚、 ｄ４は電子供給層の層厚、 ｄ５は能動層の層厚、 を満足するように、 また、ＰＩＮ−ＰＤ用エピタキシャル結晶のｐ型層がＧ
ａ ＩｎＡｓのときには、 ０．９ｄ ＜ｄ ＋ｄ ＜１．１ｄ ・・・
■ｄ ４ ＋ ｄ ５＜ ｄ ｅ
・・・■ただし、ｄｌはベース層の層厚、 ｄ３はコレクタ層の層厚、 ｄ４は電子供給層の層厚、 ｄ５は能動層の層厚、 ｄｏはｐ型層およびｉ型層の層厚の和、を満足するよう
に形成され、その後のエツチング工程の中で、ＰＩＮ−
ＰＤ用結晶のｎ型層の一部露出、ＨＢＴ用結晶のサブコ
レクタ層の一部露出および）ＩＥＭＴ用結晶の不要領域
の除去が同時に行われることを特徴とするものである。
各素子用結晶を構成しているエピタキシャル層は、その
層厚が上述した式■■または■■を満足するように形成
されているので、ＰＩＮ−ＰＤ用結晶のｉ型層（ｐ型層
がＧａ Ｉ ｎＡｓのときはｐ型層およびｉ型層） 、
ＨＢＴ用結晶のベース層およびコレクタ層、ならびに不
要領域のＩ（ＥＭＴ用結晶を同時にエツチングすると、
Ｐ Ｉ Ｎ−ＰＤ用結晶のｎ型層とＨＢＴ用結晶のサブ
コレクタ層がほぼ同時に露出し、しかも、これらが露出
した時点では不要領域のＨＥＭＴ用結晶が完全に除去さ
れている。
層厚が上述した式■■または■■を満足するように形成
されているので、ＰＩＮ−ＰＤ用結晶のｉ型層（ｐ型層
がＧａ Ｉ ｎＡｓのときはｐ型層およびｉ型層） 、
ＨＢＴ用結晶のベース層およびコレクタ層、ならびに不
要領域のＩ（ＥＭＴ用結晶を同時にエツチングすると、
Ｐ Ｉ Ｎ−ＰＤ用結晶のｎ型層とＨＢＴ用結晶のサブ
コレクタ層がほぼ同時に露出し、しかも、これらが露出
した時点では不要領域のＨＥＭＴ用結晶が完全に除去さ
れている。
第１図は、本発明の一実施例を示す工程断面図である。
用意されたインジウム・リン（Ｉｎｋ）半導体基板１上
に、通常のエピタキシャル成長技術および選択成長マス
クを用いたエピタキシャル選択成長技術が用いられて、
ＨＥＭＴ領域２にＨＥＭＴ用のエピタキシャル結晶３が
、ＰＩＮ−ＰＤ領域４にＰ Ｉ Ｎ−ＰＤ用のエピタキ
シャル結晶５が、また、ＨＢＴ領域６にＨＢＴ用のエピ
タキシャル結晶７がそれぞれ形成される（第１図（Ａ）
参照）。
に、通常のエピタキシャル成長技術および選択成長マス
クを用いたエピタキシャル選択成長技術が用いられて、
ＨＥＭＴ領域２にＨＥＭＴ用のエピタキシャル結晶３が
、ＰＩＮ−ＰＤ領域４にＰ Ｉ Ｎ−ＰＤ用のエピタキ
シャル結晶５が、また、ＨＢＴ領域６にＨＢＴ用のエピ
タキシャル結晶７がそれぞれ形成される（第１図（Ａ）
参照）。
ＨＥＭＴ用結晶３は、能動層となるＧａｌｎＡｓ層８お
よび電子供給層となるｎ型ＡρＩｎＡｓ層９で構成され
ている。ＰＩＮ−ＰＤ用結晶５は、ｎ型層となるｎ型１
ｎＰ層１０、ｉ型層となるｉ型ＧａＩｎＡｓ層１１およ
びｐ型層となるｐ型１ｎＰ層１２で構成されている。Ｈ
ＢＴ用結晶７は、サブコレクタ層となるｎ型１ｎＰ層１
３、コレクタ層となるｎ型Ｇａ Ｉ ｎＡｓ層１４、ベ
ース層となるｐ型Ｇａ １ ｎＡｓ層１５およびエミッ
タ層となるｎ ’ＥＩ Ｉ ｎ Ｐ層１６で構成されて
いる。
よび電子供給層となるｎ型ＡρＩｎＡｓ層９で構成され
ている。ＰＩＮ−ＰＤ用結晶５は、ｎ型層となるｎ型１
ｎＰ層１０、ｉ型層となるｉ型ＧａＩｎＡｓ層１１およ
びｐ型層となるｐ型１ｎＰ層１２で構成されている。Ｈ
ＢＴ用結晶７は、サブコレクタ層となるｎ型１ｎＰ層１
３、コレクタ層となるｎ型Ｇａ Ｉ ｎＡｓ層１４、ベ
ース層となるｐ型Ｇａ １ ｎＡｓ層１５およびエミッ
タ層となるｎ ’ＥＩ Ｉ ｎ Ｐ層１６で構成されて
いる。
そして、Ｐ Ｉ Ｎ−ＰＤ用結晶５のｉ型層１１の層厚
をｄ、ＨＢＴ用結晶７のベース層１５の層厚■ をｄ １コレクタ層１４の層厚をｄ ＳＨＥＭＴ用結
晶３の電子供給層９の層厚をｄ １能動層８の層厚をｄ
５としたとき、各層は、 ０．９ｄ ＜ｄ ＋ｄ ＜１．１ｄ ・・・
■ｄ４＋ｄ５＜ｄｌ ・・・■を満
足するように形成される。すなわち、■式はベース層１
５とコレクタ層１４の層厚の和がｉ型層とほぼ等しくな
るようにエピタキシャル成長を行うことを意味している
。また、■式は、電子供給層９と能動層８の層厚の和が
ｉ型層１１よりも小さくなるようにエピタキシャル成長
することを意味している。
をｄ、ＨＢＴ用結晶７のベース層１５の層厚■ をｄ １コレクタ層１４の層厚をｄ ＳＨＥＭＴ用結
晶３の電子供給層９の層厚をｄ １能動層８の層厚をｄ
５としたとき、各層は、 ０．９ｄ ＜ｄ ＋ｄ ＜１．１ｄ ・・・
■ｄ４＋ｄ５＜ｄｌ ・・・■を満
足するように形成される。すなわち、■式はベース層１
５とコレクタ層１４の層厚の和がｉ型層とほぼ等しくな
るようにエピタキシャル成長を行うことを意味している
。また、■式は、電子供給層９と能動層８の層厚の和が
ｉ型層１１よりも小さくなるようにエピタキシャル成長
することを意味している。
なお、ＨＥＭＴ用結晶３の形成の際には、ＨＥＭＴ不要
領域１７にもＨＥＭＴ用結晶であるＧａＩｎＡｓ層とｎ
型Ａ１１ＩｎＡｓ層が形成される。
領域１７にもＨＥＭＴ用結晶であるＧａＩｎＡｓ層とｎ
型Ａ１１ＩｎＡｓ層が形成される。
本実施例ではエピタキシャル成長方法として、優れた選
択成長性を示す１００ Ｔｏｒｒ以下の減圧での有機金
属気相成長法（ＯＭＶＰＥ）が用いられている。基板湿
度は６００℃ないし７００℃程度とし、形成したい半導
体層毎に反応ガスが適宜選択される。ＩｎＰ層のエピタ
キシャル成長には、反応ガスとしてトリメチルインジウ
ム（ＴＭＩ）およびホスフィン（ＰＨ３）が用いられる
。ＧａＩｎＡｓ層のエピタキシャル成長には、反応ガス
としてトリメチルガリウム（ＴＭＧ） 、）リメチルイ
ンジウム（ＴＭＩ）およびアルシン（ＡｓＨ３）が用い
られる。ＡｇＩｎＡｓ層のエピタキシャル成長には、反
応ガスとしてトリメチルアルミニウム（ＴＭＡ） 、）
リメチルインジウム（ＴＭｌ＞およびアルシン（Ａ ｓ
Ｈａ ）が用いられる。
択成長性を示す１００ Ｔｏｒｒ以下の減圧での有機金
属気相成長法（ＯＭＶＰＥ）が用いられている。基板湿
度は６００℃ないし７００℃程度とし、形成したい半導
体層毎に反応ガスが適宜選択される。ＩｎＰ層のエピタ
キシャル成長には、反応ガスとしてトリメチルインジウ
ム（ＴＭＩ）およびホスフィン（ＰＨ３）が用いられる
。ＧａＩｎＡｓ層のエピタキシャル成長には、反応ガス
としてトリメチルガリウム（ＴＭＧ） 、）リメチルイ
ンジウム（ＴＭＩ）およびアルシン（ＡｓＨ３）が用い
られる。ＡｇＩｎＡｓ層のエピタキシャル成長には、反
応ガスとしてトリメチルアルミニウム（ＴＭＡ） 、）
リメチルインジウム（ＴＭｌ＞およびアルシン（Ａ ｓ
Ｈａ ）が用いられる。
また、選択成長マスクとしては、窒化シリコン（ＳｉＮ
）膜、または酸化シリコン（Ｓ ｔ ０２ ）× 膜が用いられる。
）膜、または酸化シリコン（Ｓ ｔ ０２ ）× 膜が用いられる。
つぎに、表面全体に窒化シリコン膜を堆積した後レジス
トを塗布し、ホトリソグラフィ技術を用いてそのレジス
トをパターンニングし、このパターンニングされたレジ
ストをマスクとして窒化シリコン膜をさらにパターンニ
ングして、窒化シリコン膜およびレジスト膜からなるパ
ターン化されたエツチング用のマスク１８．１９を形成
する。
トを塗布し、ホトリソグラフィ技術を用いてそのレジス
トをパターンニングし、このパターンニングされたレジ
ストをマスクとして窒化シリコン膜をさらにパターンニ
ングして、窒化シリコン膜およびレジスト膜からなるパ
ターン化されたエツチング用のマスク１８．１９を形成
する。
なお、マスク１８．１９には、窒化シリコン膜に代えて
酸化シリコン膜を用いてもよい。そして、ＰＩＮ−ＰＤ
用結晶５のｐ型層１２およびＨＢＴ用結晶７のエミッタ
層１６を、マスク１８．１９で所定領域を遮蔽しながら
エツチングする（第１図（Ｂ）参照）。
酸化シリコン膜を用いてもよい。そして、ＰＩＮ−ＰＤ
用結晶５のｐ型層１２およびＨＢＴ用結晶７のエミッタ
層１６を、マスク１８．１９で所定領域を遮蔽しながら
エツチングする（第１図（Ｂ）参照）。
このとき、エッチャントとして、Ｇ ａ Ｉ ｎ Ａ
ｓおよびＡｇＩｎＡｓ層 エツチングするエッチャント、たとえば、ＨＣｐ ：Ｈ
ＰＯ４が用いられているので、いわゆる選択性エツチン
グが行われ、ｐ型層１２およびエミッタ層１６のエツチ
ングは自動的に停止する。
ｓおよびＡｇＩｎＡｓ層 エツチングするエッチャント、たとえば、ＨＣｐ ：Ｈ
ＰＯ４が用いられているので、いわゆる選択性エツチン
グが行われ、ｐ型層１２およびエミッタ層１６のエツチ
ングは自動的に停止する。
つぎに、ＨＥＭＴ領域２およびＨＢＴ領域６の所定の領
域に、上述した窒化シリコン膜（または酸化シリコンＨ
）およびレジスト膜からなるパターン化されたマスク２
０．２１を形成する。そして、マスク１８．２０および
２１で所定領域を遮蔽しながらエツチングを行い、ＰＩ
Ｎ−ＰＤ用結晶５のｉ型層１１、ＨＢＴ用結晶７のベー
ス層】５およびコレクタ層１４、ＨＥＭＴ用結晶３の電
子供給層９および能動層８ （ＨＥＭＴ不要領域１７の
エピタキシャル結晶層を含む）を除去する（第１図（Ｃ
）参照）。
域に、上述した窒化シリコン膜（または酸化シリコンＨ
）およびレジスト膜からなるパターン化されたマスク２
０．２１を形成する。そして、マスク１８．２０および
２１で所定領域を遮蔽しながらエツチングを行い、ＰＩ
Ｎ−ＰＤ用結晶５のｉ型層１１、ＨＢＴ用結晶７のベー
ス層】５およびコレクタ層１４、ＨＥＭＴ用結晶３の電
子供給層９および能動層８ （ＨＥＭＴ不要領域１７の
エピタキシャル結晶層を含む）を除去する（第１図（Ｃ
）参照）。
このとき、エッチャントとして、ＧａＩｎＡｓおよびＡ
、ｐｌｎＡｓを共にエツチングするエッチャント、たと
えば、ＨＳＯ：Ｈ２Ｏ２が用いられる。また、エツチン
グ時間はエピタキシャル層の層厚とエツチングレートに
応じて制御する必要があるが、ここでエツチングすべき
エピタキシャル層の層厚は、上記■■を満足するように
形成されているので、Ｐ Ｉ Ｎ−ＰＤ用結晶５のｎ型
層１０とＨＢＴ用結晶７のサブコレクタ層１３がほぼ同
時に露出し、しかも、これらが露出した時点では不要領
域１７のＨＥＭＴ用結晶が完全に除去されている。
、ｐｌｎＡｓを共にエツチングするエッチャント、たと
えば、ＨＳＯ：Ｈ２Ｏ２が用いられる。また、エツチン
グ時間はエピタキシャル層の層厚とエツチングレートに
応じて制御する必要があるが、ここでエツチングすべき
エピタキシャル層の層厚は、上記■■を満足するように
形成されているので、Ｐ Ｉ Ｎ−ＰＤ用結晶５のｎ型
層１０とＨＢＴ用結晶７のサブコレクタ層１３がほぼ同
時に露出し、しかも、これらが露出した時点では不要領
域１７のＨＥＭＴ用結晶が完全に除去されている。
以上のエツチング工程の後は、Ｐ Ｉ Ｎ−ＰＤのｎ電
極２２、ｎ電極２３、ＨＥＭＴのソース電極２４、ドレ
イン電極２５、ゲート電極２６、ＨＢＴのエミッタ電極
２７、ベース電極２８、コレクタ電極２９が形成され（
第１図（Ｄ）参照）、さらに、必要な配線が施されて所
望の集積回路が完成する。
極２２、ｎ電極２３、ＨＥＭＴのソース電極２４、ドレ
イン電極２５、ゲート電極２６、ＨＢＴのエミッタ電極
２７、ベース電極２８、コレクタ電極２９が形成され（
第１図（Ｄ）参照）、さらに、必要な配線が施されて所
望の集積回路が完成する。
第２図は、本発明の他の実施例を示す工程断面図である
。本実施例は、ＰＩＮ−ＰＤ用結晶のｐ型層がｌｎＰで
はなく、ＧａＩｎＡｓである点が、第１図の実施例と相
違する。なお、第１図と同一または相当部分には同一の
符号を付してその詳しい説明は省略する。
。本実施例は、ＰＩＮ−ＰＤ用結晶のｐ型層がｌｎＰで
はなく、ＧａＩｎＡｓである点が、第１図の実施例と相
違する。なお、第１図と同一または相当部分には同一の
符号を付してその詳しい説明は省略する。
まず、ｌｎＰ基板１上にＰＩＮ−ＰＤ用結晶１０５、Ｈ
ＥＭＴ用結晶３およびＨＢＴ用結晶７が形成される（第
２図（Ａ）参照）。このとき、Ｐ Ｉ Ｎ−ＰＤ用結晶
１０５のｉ型層１１およびｐ型層１１２の層厚の和をｄ
、ＨＢＴ用結晶７のベース層１５の層厚をｄ １コレク
タ層１４の層厚をｄ 、ＨＥＭＴ用結晶３の電子供給
層９の層厚をｄ 、能動層８の層厚をｄ５としたとき、
各層は、 ０．９ｄ ＜ｄ ＋ｄ ＜１．１ｄ ・・・
■Ｂ ２ ３ ６ｄ４
＋ｄ５＜ｄＢ ・・・■を満足する
ように形成される。なお、これらの式の意義は前述の実
施例における式■■と同様である。
ＥＭＴ用結晶３およびＨＢＴ用結晶７が形成される（第
２図（Ａ）参照）。このとき、Ｐ Ｉ Ｎ−ＰＤ用結晶
１０５のｉ型層１１およびｐ型層１１２の層厚の和をｄ
、ＨＢＴ用結晶７のベース層１５の層厚をｄ １コレク
タ層１４の層厚をｄ 、ＨＥＭＴ用結晶３の電子供給
層９の層厚をｄ 、能動層８の層厚をｄ５としたとき、
各層は、 ０．９ｄ ＜ｄ ＋ｄ ＜１．１ｄ ・・・
■Ｂ ２ ３ ６ｄ４
＋ｄ５＜ｄＢ ・・・■を満足する
ように形成される。なお、これらの式の意義は前述の実
施例における式■■と同様である。
つぎに、ＨＢＴ用結晶７のエミッタ層１６上にレジスト
膜および窒化シリコン膜などからなるマスク１９が形成
され、さらに、マスク１９で所定領域が遮蔽されつつ選
択性エツチングが行われ、ＨＢＴ用結晶７のベース層１
５が露出される（第２図（Ｂ）参照）。
膜および窒化シリコン膜などからなるマスク１９が形成
され、さらに、マスク１９で所定領域が遮蔽されつつ選
択性エツチングが行われ、ＨＢＴ用結晶７のベース層１
５が露出される（第２図（Ｂ）参照）。
さらに、レジスト膜および窒化シリコン膜などからなる
マスク１８．２０．２１が形成され、これらで所望領域
が遮蔽されつつエツチングが行われ、Ｐ Ｉ Ｎ−ＰＤ
用結晶１０５のｐ型層１１２およびｉ型層１１、ＨＢＴ
用結晶７のベース層１５およびコレクタ層１４並びに不
要領域１７のＨＥＭＴ用結晶が同時にエツチング除去さ
れる（第２図（Ｃ）参照）。各エピタキシャル層の層厚
は、上記００式を満足するように設定されているので、
こでのエツチングも前述の実施例と同様に、エツチング
時間を制御することにより、ＰＩＮ−ＰＤ用結晶１０５
のｎ型層１０とＨＢＴ用結晶７のサブコレクタ層１３を
ほぼ同時に露出させ、しかも、これらが露出した時点で
不要領域１７のＨＥＭＴ用結晶を完全に除去することが
できる。その後、必要な電極２２〜２９が形成され（第
２図（Ｄ）参照）、最後に配線が施されて所望の集積回
路が完成する。
マスク１８．２０．２１が形成され、これらで所望領域
が遮蔽されつつエツチングが行われ、Ｐ Ｉ Ｎ−ＰＤ
用結晶１０５のｐ型層１１２およびｉ型層１１、ＨＢＴ
用結晶７のベース層１５およびコレクタ層１４並びに不
要領域１７のＨＥＭＴ用結晶が同時にエツチング除去さ
れる（第２図（Ｃ）参照）。各エピタキシャル層の層厚
は、上記００式を満足するように設定されているので、
こでのエツチングも前述の実施例と同様に、エツチング
時間を制御することにより、ＰＩＮ−ＰＤ用結晶１０５
のｎ型層１０とＨＢＴ用結晶７のサブコレクタ層１３を
ほぼ同時に露出させ、しかも、これらが露出した時点で
不要領域１７のＨＥＭＴ用結晶を完全に除去することが
できる。その後、必要な電極２２〜２９が形成され（第
２図（Ｄ）参照）、最後に配線が施されて所望の集積回
路が完成する。
以上説明したように、本発明の集積回路の製造方法によ
れば、Ｐ Ｉ Ｎ−ＰＤ用結晶のｉ型層（ｐ型層がＧａ
ＩｎＡｓのときはｐ型層およびｉ型層） 、ＨＢＴ用結
晶のベース層およびコレクタ層、ならびにＨＥ Ｍ Ｔ
用結晶の電子供給層および能動層のそれぞれの層厚が所
定の関係を満たすように設定されているので、これらの
層を同時にエツチングしたときに、ＰＩＮ−ＰＤ用結晶
のｎ型層の露出とＨＢＴ用結晶のサブコレクタ層の露出
がほぼ同時に達成され、しかも、そのときには、不要領
域のＨＥＭＴ用結晶が完全に除去されている。
れば、Ｐ Ｉ Ｎ−ＰＤ用結晶のｉ型層（ｐ型層がＧａ
ＩｎＡｓのときはｐ型層およびｉ型層） 、ＨＢＴ用結
晶のベース層およびコレクタ層、ならびにＨＥ Ｍ Ｔ
用結晶の電子供給層および能動層のそれぞれの層厚が所
定の関係を満たすように設定されているので、これらの
層を同時にエツチングしたときに、ＰＩＮ−ＰＤ用結晶
のｎ型層の露出とＨＢＴ用結晶のサブコレクタ層の露出
がほぼ同時に達成され、しかも、そのときには、不要領
域のＨＥＭＴ用結晶が完全に除去されている。
すなわち、ＰＩＮ−ＰＤ用結晶のｎ型層の露出とＨＢＴ
用結晶のサブコレクタ層の露出と不要領域のＨＥＭＴ用
結晶の除去が一回のエツチング工程で達成される。した
がって、Ｐ ＩＮ−ＰＤ、ＨＥＭＴおよびＨＢＴを含む
集積回路を短時間で得ることができる。
用結晶のサブコレクタ層の露出と不要領域のＨＥＭＴ用
結晶の除去が一回のエツチング工程で達成される。した
がって、Ｐ ＩＮ−ＰＤ、ＨＥＭＴおよびＨＢＴを含む
集積回路を短時間で得ることができる。
１・・・ＩｎＰ基板、３・・・ＨＥＭＴ用結晶、５．１
０５−Ｐ Ｉ Ｎ −Ｐ Ｄ用結晶、７ 、、、 ＨＢ
Ｔ Ｊｔｌ結晶、８・・・能動層、９・・・電子供給
層、１０・・・ｎ型層、１１・・・ｉ型層、１２．１１
２・・・ｐ型層、１３・・・サブコレクタ層、１４・・
・コレクタ層、１５・・・ベース層、１６・・・エミッ
タ層、１８〜２１・・・マスク。
０５−Ｐ Ｉ Ｎ −Ｐ Ｄ用結晶、７ 、、、 ＨＢ
Ｔ Ｊｔｌ結晶、８・・・能動層、９・・・電子供給
層、１０・・・ｎ型層、１１・・・ｉ型層、１２．１１
２・・・ｐ型層、１３・・・サブコレクタ層、１４・・
・コレクタ層、１５・・・ベース層、１６・・・エミッ
タ層、１８〜２１・・・マスク。
Claims (1)
- 【特許請求の範囲】 １、ＩｎＰ半導体基板上に、ｎ型層およびｉ型層がそれ
ぞれＧａＩｎＡｓ、ｐ型層がＩｎＰであるｐｉｎホトダ
イオード用エピタキシャル結晶と、電子供給層がＡｌＩ
ｎＡｓ、能動層がＧａＩｎＡｓである高電子移動度トラ
ンジスタ用エピタキシャル結晶と、サブコレクタ層、コ
レクタ層およびベース層がそれぞれＧａＩｎＡｓ、エミ
ッタ層がＩｎＰであるヘテロ接合バイポーラトランジス
タ用エピタキシャル結晶とを、 ０．９ｄ＿１＜ｄ＿２＋ｄ＿３＜１、１ｄ＿１ｄ＿４＋
ｄ＿５＜ｄ＿１ ただし、ｄ＿１、はｉ型層の層厚、 ｄ＿２はベース層の層厚、 ｄ＿３はコレクタ層の層厚、 ｄ＿４は電子供給層の層厚、 ｄ＿５は能動層の層厚、 を満足するように形成する工程と、 ｐｉｎホトダイオード用エピタキシャル結晶のｐ型層お
よびヘテロ接合バイポーラトランジスタ用エピタキシャ
ル結晶のエミッタ層をそれぞれ部分的に同時にエッチン
グ除去してｉ型層およびベース層をそれぞれ一部露出す
る工程と、 ｐｉｎホトダイオード用エピタキシャル結晶のｉ型層と
ヘテロ接合バイポーラトランジスタ用エピタキシャル結
晶のベース層およびコレクタ層と高電子移動度トランジ
スタ用エピタキシャル結晶の電子供給層および能動層を
それぞれ部分的に同時にエッチング除去してｎ型層およ
びサブコレクタ層を一部露出すると共に高電子移動度ト
ランジスタ用エピタキシャル結晶の必要領域のみを残す
工程と、 ｐｉｎホトダイオード用エピタキシャル結晶のｐ型層お
よびｎ型層上、ヘテロ接合バイポーラトランジスタ用エ
ピタキシャル結晶のエミッタ層、ベース層およびサブコ
レクタ層上、ならびに高電子移動度トランジスタ用エピ
タキシャル結晶の電子供給層上にそれぞれ必要な電極を
形成する工程と を備えた集積回路の製造方法。 ２、ＩｎＰ半導体基板上に、ｎ型層、ｉ型層およびｐ型
層がそれぞれＧａＩｎＡｓであるｐｉｎホトダイオード
用エピタキシャル結晶と、電子供給層がＡｌＩｎＡｓ、
能動層がＧａＩｎＡｓである高電子移動度トランジスタ
用エピタキシャル結晶と、サブコレクタ層、コレクタ層
およびベース層がそれぞれＧａＩｎＡｓ、エミッタ層が
ＩｎＰであるヘテロ接合バイポーラトランジスタ用エピ
タキシャル結晶とを ０．９ｄ＿６＜ｄ＿２＋ｄ＿３＜１．１ｄ＿６ｄ＿４＋
ｄ＿５＜ｄ ただし、ｄ＿２はベース層の層厚、 ｄ＿３はコレクタ層の層厚、 ｄ＿４は電子供給層の層厚、 ｄ＿５は能動層の層厚、 ｄ＿６はｐ型層およびｉ型層の層厚の和、 を満足するように形成する工程と、 ヘテロ接合バイポーラトランジスタ用エピタキシャル結
晶のエミッタ層を部分的にエッチング除去してベース層
の一部を露出する工程と、 ｐｉｎホトダイオード用エピタキシャル結晶のｐ型層お
よびｉ型層とヘテロ接合バイポーラトランジスタ用エピ
タキシャル結晶のベース層およびコレクタ層と高電子移
動度トランジスタ用エピタキシャル結晶の電子供給層お
よび能動層をそれぞれ部分的に同時にエッチング除去し
てｎ型層およびサブコレクタ層を一部露出すると共に高
電子移動度トランジスタ用エピタキシャル結晶の必要領
域のみを残す工程と、 ｐｉｎホトダイオード用エピタキシャル結晶のｐ型層お
よびｎ型層上、ヘテロ接合バイポーラトランジスタ用エ
ピタキシャル結晶のエミッタ層、ベース層およびサブコ
レクタ層上、ならびに高電子移動度トランジスタ用エピ
タキシャル結晶の電子供給層上にそれぞれ必要な電極を
形成する工程と を備えた集積回路の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1104993A JPH06105781B2 (ja) | 1989-04-25 | 1989-04-25 | 集積回路の製造方法 |
| DE69030129T DE69030129T2 (de) | 1989-04-12 | 1990-04-10 | Herstellungsverfahren einer integrierten Halbleiterschaltung |
| EP90106894A EP0392480B1 (en) | 1989-04-12 | 1990-04-10 | Method of manufacturing a semiconductor integrated circuit device |
| US07/507,530 US5051372A (en) | 1989-04-12 | 1990-04-11 | Method of manufacturing a semiconductor optoelectric integrated circuit device, having a pin, hemt, and hbt, by selective regrowth |
| CA002014399A CA2014399C (en) | 1989-04-12 | 1990-04-11 | Method of manufacturing a semiconductor integrated circuit device |
| KR1019900005076A KR930009595B1 (ko) | 1989-04-12 | 1990-04-12 | 반도체집적회로장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1104993A JPH06105781B2 (ja) | 1989-04-25 | 1989-04-25 | 集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02283067A true JPH02283067A (ja) | 1990-11-20 |
| JPH06105781B2 JPH06105781B2 (ja) | 1994-12-21 |
Family
ID=14395621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1104993A Expired - Lifetime JPH06105781B2 (ja) | 1989-04-12 | 1989-04-25 | 集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105781B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05226598A (ja) * | 1991-11-25 | 1993-09-03 | Korea Electron Telecommun | 受信用光電集積素子及びその製造方法 |
| JPH0774384A (ja) * | 1993-07-08 | 1995-03-17 | Sumitomo Electric Ind Ltd | 光電子集積回路及びその製造方法 |
| JP2017126738A (ja) * | 2016-01-13 | 2017-07-20 | ソニー株式会社 | 受光素子、受光素子の製造方法、撮像素子および電子機器 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6956348B2 (en) | 2004-01-28 | 2005-10-18 | Irobot Corporation | Debris sensor for cleaning apparatus |
| US6690134B1 (en) | 2001-01-24 | 2004-02-10 | Irobot Corporation | Method and system for robot localization and confinement |
| US8396592B2 (en) | 2001-06-12 | 2013-03-12 | Irobot Corporation | Method and system for multi-mode coverage for an autonomous robot |
| US7429843B2 (en) | 2001-06-12 | 2008-09-30 | Irobot Corporation | Method and system for multi-mode coverage for an autonomous robot |
| US8386081B2 (en) | 2002-09-13 | 2013-02-26 | Irobot Corporation | Navigational control system for a robotic device |
| US8428778B2 (en) | 2002-09-13 | 2013-04-23 | Irobot Corporation | Navigational control system for a robotic device |
| US7332890B2 (en) | 2004-01-21 | 2008-02-19 | Irobot Corporation | Autonomous robot auto-docking and energy management systems and methods |
| ES2346343T3 (es) | 2005-02-18 | 2010-10-14 | Irobot Corporation | Robot autonomo de limpieza de superficies para una limpieza en seco y en mojado. |
| US8392021B2 (en) | 2005-02-18 | 2013-03-05 | Irobot Corporation | Autonomous surface cleaning robot for wet cleaning |
| ES2718831T3 (es) | 2005-12-02 | 2019-07-04 | Irobot Corp | Sistema de robots |
| EP2466411B1 (en) | 2005-12-02 | 2018-10-17 | iRobot Corporation | Robot system |
| EP2548492B1 (en) | 2006-05-19 | 2016-04-20 | iRobot Corporation | Removing debris from cleaning robots |
| US8417383B2 (en) | 2006-05-31 | 2013-04-09 | Irobot Corporation | Detecting robot stasis |
| KR101301834B1 (ko) | 2007-05-09 | 2013-08-29 | 아이로보트 코퍼레이션 | 소형 자율 커버리지 로봇 |
-
1989
- 1989-04-25 JP JP1104993A patent/JPH06105781B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05226598A (ja) * | 1991-11-25 | 1993-09-03 | Korea Electron Telecommun | 受信用光電集積素子及びその製造方法 |
| JPH0774384A (ja) * | 1993-07-08 | 1995-03-17 | Sumitomo Electric Ind Ltd | 光電子集積回路及びその製造方法 |
| JP2017126738A (ja) * | 2016-01-13 | 2017-07-20 | ソニー株式会社 | 受光素子、受光素子の製造方法、撮像素子および電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06105781B2 (ja) | 1994-12-21 |
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