JPH02277250A - 半導体装置 - Google Patents
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- JPH02277250A JPH02277250A JP1099518A JP9951889A JPH02277250A JP H02277250 A JPH02277250 A JP H02277250A JP 1099518 A JP1099518 A JP 1099518A JP 9951889 A JP9951889 A JP 9951889A JP H02277250 A JPH02277250 A JP H02277250A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に多ビンプラスチックＱ
ＦＰにおいて、リード側の間隔が極めて狭くなった場合
に、リードフレームのアイランド上に導線を形成した絶
縁基板を添付したいわゆるコンパクトＩＣの導線の構造
に関する。
ＦＰにおいて、リード側の間隔が極めて狭くなった場合
に、リードフレームのアイランド上に導線を形成した絶
縁基板を添付したいわゆるコンパクトＩＣの導線の構造
に関する。
従来のコンパクトＩＣ方式の半導体装置は第４図に示す
ように、アイランド５上の絶縁基板６には、チップ４と
インナリード３をＡｕワイヤー７を介して電気的に接続
する導線２がチップ４の周囲に配置された構造となって
いる。導線２の線幅はほぼ一定か、あるいはチップ４側
からインナーリード３側へ向って徐々に太く形成されて
いる。
ように、アイランド５上の絶縁基板６には、チップ４と
インナリード３をＡｕワイヤー７を介して電気的に接続
する導線２がチップ４の周囲に配置された構造となって
いる。導線２の線幅はほぼ一定か、あるいはチップ４側
からインナーリード３側へ向って徐々に太く形成されて
いる。
また導線２の先端部は第５図に示すように、−列に配置
されていた。
されていた。
上述した従来の半導体装置における絶縁基板上の導線２
は、線幅が一定のためボンディングに最小限必要な線幅
とエツチング加工限界の導線間を加え合せた長さが導線
ピッチの最小であった。このためチップサイズが小さく
なっても、導線側ビッチがすでに最小となっている場合
は、接続用のワイヤー長を長くしなければならず、ワイ
ヤーのカールやたれなどのボンディング性の問題や樹脂
封入時のワイヤー変形が顕著になるという欠点かある。
は、線幅が一定のためボンディングに最小限必要な線幅
とエツチング加工限界の導線間を加え合せた長さが導線
ピッチの最小であった。このためチップサイズが小さく
なっても、導線側ビッチがすでに最小となっている場合
は、接続用のワイヤー長を長くしなければならず、ワイ
ヤーのカールやたれなどのボンディング性の問題や樹脂
封入時のワイヤー変形が顕著になるという欠点かある。
本発明の半導体装置は、周囲にリードが配設されたアイ
ランドと、該アイランド上に固着された絶縁基板と、該
絶縁基板上に搭載された半導体チップと、前記リードと
半導体チップを接続する為の前記絶縁基板上に形成され
た導線と、前記リードと導線及び前記半導体チップのパ
ッドと導線とをそれぞれ接続するためのワイヤーとを有
する半導体装置において、前記導線の端部は他の部分よ
り幅広く形成されかつ１本おきにすらして配設されてい
るものである。
ランドと、該アイランド上に固着された絶縁基板と、該
絶縁基板上に搭載された半導体チップと、前記リードと
半導体チップを接続する為の前記絶縁基板上に形成され
た導線と、前記リードと導線及び前記半導体チップのパ
ッドと導線とをそれぞれ接続するためのワイヤーとを有
する半導体装置において、前記導線の端部は他の部分よ
り幅広く形成されかつ１本おきにすらして配設されてい
るものである。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の平面図である。
フレーム外枠９に吊りピン１０で接続かつ支持されるア
イランド５上に、ガラスエポキシ等の基材からなる絶縁
基板６がエポキシ系接着剤により接着されている。絶縁
基板６上には、銅箔上にニッケルメッキおよび金メツキ
で形成された導線２が放射状に延在する。チップ４と導
線２はＡｕワイヤー７で電気的に接続され、さらにイン
ナーリード３と再びＡｕワイヤー７で電気的に接続され
る。
イランド５上に、ガラスエポキシ等の基材からなる絶縁
基板６がエポキシ系接着剤により接着されている。絶縁
基板６上には、銅箔上にニッケルメッキおよび金メツキ
で形成された導線２が放射状に延在する。チップ４と導
線２はＡｕワイヤー７で電気的に接続され、さらにイン
ナーリード３と再びＡｕワイヤー７で電気的に接続され
る。
そして、二の導線２の端部は第２図に示すように、幅広
部１が形成され、かつ１本おきにずらして形成されてい
る。幅広部ｌの幅Ｗはボンディング可能な最小幅で約９
０μｍまたは幅広部１の隙間幅Ｓはエツチング限界で約
６０μｍである。
部１が形成され、かつ１本おきにずらして形成されてい
る。幅広部ｌの幅Ｗはボンディング可能な最小幅で約９
０μｍまたは幅広部１の隙間幅Ｓはエツチング限界で約
６０μｍである。
このように構成された第１の実施例によれば、導線２の
先端ピッチは約１５０μｍにすることが可能となる。こ
れは幅広部１を平列に配置したときよりも約２３％導線
間ピッチを短縮できる第３図は本発明の第２の実施例を
説明するだめの絶縁基板６上の導線２とその幅広部１の
拡大図である。この第２の実施例はチップ４の辺と対向
する導線２の延在方向が４５°の場合である。
先端ピッチは約１５０μｍにすることが可能となる。こ
れは幅広部１を平列に配置したときよりも約２３％導線
間ピッチを短縮できる第３図は本発明の第２の実施例を
説明するだめの絶縁基板６上の導線２とその幅広部１の
拡大図である。この第２の実施例はチップ４の辺と対向
する導線２の延在方向が４５°の場合である。
導線２が放射状に配置される場合、対向するチップ４の
辺と導線２の延在方向は最大４５″まで考えられる。こ
の第２の実施例では、幅広部１から導線２へ変わる部分
の角度が導線方向に対して４５°となっていて、隣接す
る幅広部１がよりチップ側に近いところに設けることが
可能である。
辺と導線２の延在方向は最大４５″まで考えられる。こ
の第２の実施例では、幅広部１から導線２へ変わる部分
の角度が導線方向に対して４５°となっていて、隣接す
る幅広部１がよりチップ側に近いところに設けることが
可能である。
以上説明したように本発明は、チップとリードとをＡ
ｕワイヤーを介して電気的に接続するための導線が形成
される絶縁基板を、アイランド上に搭載した半導体装置
において、導線の先端部分を他の部分より幅広くし、し
かもその幅広部を１本おきにずらして配設することによ
り、導線間ピッチを短縮できる効果がある。従ってワイ
ヤー長を短くできるため、ボンディング性が向上し、樹
脂封入時のワイヤー変形を抑制できる。
ｕワイヤーを介して電気的に接続するための導線が形成
される絶縁基板を、アイランド上に搭載した半導体装置
において、導線の先端部分を他の部分より幅広くし、し
かもその幅広部を１本おきにずらして配設することによ
り、導線間ピッチを短縮できる効果がある。従ってワイ
ヤー長を短くできるため、ボンディング性が向上し、樹
脂封入時のワイヤー変形を抑制できる。
第１図は本発明の第１の実施例の平面図、第２図は第１
図における導線先端部の拡大図、第３図は本発明の第２
の実施例の導線先端部の拡大図、第４図は従来の半導体
装置の平面図、第５図は第４図における導線先端部の拡
大図である。
図における導線先端部の拡大図、第３図は本発明の第２
の実施例の導線先端部の拡大図、第４図は従来の半導体
装置の平面図、第５図は第４図における導線先端部の拡
大図である。
１・・・幅広部、２・・・導線、３・・・インナーリー
ド、４・・・チップ、５・・・アイランド、６・・絶縁
基板、７Ａ Ｌｌワイヤー、８・・・へρパッド、９・
・・フレーム外枠、１０・・・吊りピン。
ド、４・・・チップ、５・・・アイランド、６・・絶縁
基板、７Ａ Ｌｌワイヤー、８・・・へρパッド、９・
・・フレーム外枠、１０・・・吊りピン。
Claims (1)
- 周囲にリードが配設されたアイランドと、該アイランド
上に固着された絶縁基板とＣ該絶縁基板上に搭載された
半導体チップと、前記リードと半導体チップを接続する
為の前記絶縁基板上に形成された導線と、前記リードと
導線及び前記半導体チップのパッドと導線とをそれぞれ
接続するためのワイヤーとを有する半導体装置において
、前記導線の端部は他の部分より幅広く形成されかつ１
本おきにずらして配設されていることを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1099518A JPH02277250A (ja) | 1989-04-18 | 1989-04-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1099518A JPH02277250A (ja) | 1989-04-18 | 1989-04-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02277250A true JPH02277250A (ja) | 1990-11-13 |
Family
ID=14249469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1099518A Pending JPH02277250A (ja) | 1989-04-18 | 1989-04-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02277250A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818114A (en) * | 1995-05-26 | 1998-10-06 | Hewlett-Packard Company | Radially staggered bond pad arrangements for integrated circuit pad circuitry |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134429A (ja) * | 1983-12-23 | 1985-07-17 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
-
1989
- 1989-04-18 JP JP1099518A patent/JPH02277250A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134429A (ja) * | 1983-12-23 | 1985-07-17 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818114A (en) * | 1995-05-26 | 1998-10-06 | Hewlett-Packard Company | Radially staggered bond pad arrangements for integrated circuit pad circuitry |
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