JPH02276093A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は絶縁ゲート型電界効果トランジスタ（以下ＩＧ
ＦＢＴと称す）を用いたメモリ回路に関し特に、ピット
当り１トランジスタを用いたメモリセルからなるメモリ
回路に関する。

１ピツ）ｍり　１　トランジスタと１キヤパシタをメモ
リセルとするメモリ回路では、読出された記憶情報が極
めて小さいため読出信号増巾回路の設計に困難を伴なう
。

第１図は１トランジスタ／セルのメモリシステム概略ブ
ロック図であり、６４Ｘ６４ビツトの場合を示す。図に
おいて、各桁線１６．１６の信号号を入力とする差動型
式の増巾器１２が６４個設けられ、各桁線１６と各語線
１７との交点には１トランジスタメモリセル１０が６４
Ｘ３２個設けられ、更に各桁線１６′と各語線１７′と
の交点にも同様に６４Ｘ３２のメモリセル１０が設けら
れる。

そしてこれ等の各桁線１６，１６’にはそれぞれ行デコ
ーダ１８　、１８’が接続され、又各語ｆｌＪ１７゜１
７にはそれぞれ列デコーダ１５．１５’が接続されてい
る。すなわち、６４個増巾器１２群を中心としてその上
下に対称に６４Ｘ３２個のメモリセル１０群、３４個の
列デコーダ１５群、及び６４個の行デコーダ１８群が配
置されていることになる。

各列デコーダによシ選択された信号はセンスアンプとし
ての差動型増巾器１４の一人力にＩ１０バス１３を通し
て印加され、増巾器１４の個入力には基準電圧■Ｍ−Δ
■が印加されている。そして書込用としての書込入力は
ゲート１９を通してＩ１０バス１３に接続されている。

更に各桁線１６，１６’にはダミーセル１１．１１がそ
れぞれ一行相当分すなわち増巾器１２の上側に６４個、
下側に６４個それぞれ設けられ、このダミーセルはカッ
プリングノイズによシ増巾器１２の不平衝を小さくシ、
又差動増巾器１２のだめの基準電圧を発生するものであ
り、増巾器１２の上側の行線の１本が選択される時は、
それと同時に増巾器下側のダミーセルが必らず選択され
る。選択されたダミーセルは、増巾器１２の下側の桁線
１６′の電位を初期設定値より若干下げ、増巾器１２の
上側の桁線１６の電位は、選択されたメモリセル情報が
０″ならば、大きく下がり、情報が１１”ならば、少し
下がることになる。その後、増巾器１２が活性化される
と同時に、この上下桁？ｍ１６，１６′の電位差は増巾
器１２にょシ大きく増巾されることになる。

第２図は第１図に示した１トランジスタメモリセルシス
テムの部分回路図で、説明の便宜上第１図と同等部分は
同一符号で示されている。尚が＼る部分回路図は、ｌ５
ＳＣＣ１９７５、Ｐ、　１０２〜’＋３゜１０３の８ｉ
ｒｎｐｌｉｆｉｅｄ　Ｐｅｒｉｐｈｅｒａｌ　ｆｏｒ　
ａＭａｒｇｉｎａｌｌｙ　Ｔｅ５ｔａｂｌｅ　４ＫＲＡ
Ｍ　’に示さえている。

以下に説明するＭＯＳ）ランジスタは全てＮチャンネル
ＭＯ８）ランジスタ（以下Ｎ０８Ｔと称す）を用いる。

第２図において、タイミングＰは初期値論理ルベルであ
り、Ｐをゲート入力とするＭＯ８Ｔのソース又はドレイ
ン電圧が変化する以前に論Ｗ、　Ｏレベルに遷移するタ
イミングである。

節点１．２．３．４はタイミングＰのプリチャージによ
シ、初期値ｖＭレベルにある。電位レベルＶｗは、メモ
リセル情報の論理ルベルよセは低く、論理Ｏレベルよシ
は高いレベルである。

行（ＲＯＷ）デコーダとタイミングφ１のＡＮＤで選択
されたメモリセル１０の情報は、節点２に電荷の再分布
として現られれ、節点２の電位を微小ながら変化させる
。同じくタイミングφ１で選択されたダミーセル１１は
タイミングＰによ多情報が必ず論理０となっているから
、節点１の電位を微小ながら必ず下げる。ダミーセル１
１が節点１を下ける程度は、メモリセル情報が論理Ｏの
時に節点２を下げる程度よりは、少ないようにダミーセ
ルのコンデンサーが調整されている。

タイミングφ２で活性化する増巾器１２は、節点１．２
の微小電位差を増巾する。増巾された節点１の電位レベ
ルはタイミングφ、でＩ１０バス１３に接続される。Ｉ
１０バス１３の信号レベルは読出し時導通しているＭＯ
８ＴＱｗにより接点４に伝達され、増巾器１４を活性化
するタイミングφ４で、接点３．４の電位レベルが増巾
されて、出力回路に伝達される。ＭＯ８Ｔ　Ｑｗは、書
込時増巾器１４とＩ　１０　Ｂｕｓ　１３を切シ離すた
めに使用されている。

これ等タイミングに伴う増巾器１２．１４の周辺すなわ
ち節点１，２及び３，４の波形が第３図、第４図に示さ
れている。

第３図において点線はダミーセル桁線（第２図で節点１
）実線はメモリセル桁！（第２図で節点２）の波形を示
す。先ずメモリセル１０の情報がハイレベルの時を考察
すると、タイミングφ、後、節点２の電位はメモリセル
１０のハイレベルの情報により初期値■Ｍよりわずかに
上昇し、節点１の電位はダミーセル１１により初期値■
Ｍよりわずかに下降する。節点１及び２の電位は、タイ
ミングφ２投入時にＭＯ８Ｔ　Ｑ１０　、　Ｑ１０を導
通させる能力があるので、節点１．２共に電位が下降す
る。

しかしながらφ２投入時節点１の電位が、節点２の電位
より低いから、ＭＯ８Ｔ　Ｑ１０のｇｍがＱ＋ｓのｇｍ
より低いことにな９、節点１の電位降下は、節点２の電
位降下よりも速い。節点１は、接地電位迄降下しようと
するが、節点２の電位降下は、途中で停止する。タイミ
ングφ、は、列デコーダ１５で選択された桁線１６とＩ
１０バス１３を接続する。Ｉ１０バス１３はタイミング
φ３が入る以前にタイミングＰにより７ｗレベルにある
ので、φ３が入ると、工１０バス１３と節点１側の桁線
１６との間で電荷の再分布が生じ節点１の電位は上昇す
る。

次にメモリセル１０の情報がローレベルの時は、タイミ
ングφ１後節点２の電位が、節点１よシも下がる。これ
は、メモリセル１０のコンデンサがダミーセル１１のそ
れより大だからである。次のタイミングφ２により、節
点２側が節点１よりも高速で下がる。Ｉ１０バス接続の
タイミングφ、では、高電位である節点１側が、よυ高
レベルに上がる。

第２図において、節点３は、あらかじめ７Ｍレベルよシ
もΔＶだけ下がった電位レベルに設定されている。

メモリセル情報がローレベルの時第３図に示されたタイ
ミングφ３後の節点１の電位上昇は、Ｉ１０バスからの
電荷移動によるから、第４図において、φ３後の節点４
の電位は電荷移動分だけ低下する。この節点４の低下し
た電位レベルが、節点３の初期設定電位レベル■Ｍ−Δ
■より下がってはならないことは明らかである。

メモリセル１０がハイレベル時は節点４の電位が、第２
図の増巾器１２よシ節点３の初期設定電位レベルｖＭ−
Δ■以下に下げられる迄増巾器１４の活性化タイミング
φ４を投入してはならないことも明白である。

したがって、第４図で明らかなようにメモリセルの情報
がローレベルの時は節点３の初期設定レベルを十分に下
げた方がよくメモリセルの情報がハイレベルの時は、増
巾器１４の節点３の初期設定レベルを上げた方がよいこ
とになシ、よってこの節点３の初期設定レベルは、制御
が非常に困難となっている。

さらに第４図よシ明らかなごとく、増巾器１４の活性化
タイミングφ４は、タイミングφ３よシも十分遅らせる
必要がある。又第２図において、ＲＥＡＤ後ＷＲＩＴＥ
　（Ｒｅａｄ　Ｍｏｄｉｆｙ　Ｗｒｉｔｅ　）を考察す
ると、ＲＥＡＤ後節点後節中２低レベルにあυ、節点１
がＭＯ８ＴＱ＋＋によシ、十分高い電位レベルにある時
に、ＩＮ端子から低レベルを書込む場合まず節点１の電
位を低レベルにしてから、ＭＯ８ＴＱＩ２によシ、節点
２の電位を上昇させるので、ＭＯ８ＴＱ１２のｇｍが大
きくないと、書込パルス巾（Ｗの開いている時間）が長
くなる。したがってリードモディファイライトサイクル
タイムが長くなる。

方書込みパルス巾を短縮するためにＭＯ８Ｔ　Ｑ１０の
ｇｍを大きくすると、消費電力の増加となる。

節点１がＲｅａｄ後低レ後層レベル場合に、ＩＮ端子か
ら高レベルを書込む時には、ＭＯ８Ｔ　Ｑ、３が導通し
ているので、Ｉ１０バス及び節点１側の桁線抵抗値を十
分小さくし々いと、節点１に高電位を与えられなくなシ
、増巾器１２を反転させることができなくなる。

従って本発明の目的は、増巾器１４の節点における初期
設定レベルの制御を不要とし、さらに増巾器１４の活性
化タイミングφ４をφ３３図にしアクセスタイムの高速
化を可能とするメモリシステムを提供するにある。本発
明の他の目的は増巾器の負荷ＭＯ８Ｔ　（Ｑｕ　、　Ｑ
１０　）のｇｍを小さくしても、即ち消費電力を小さく
しても書込パルス中を小さくできるメモリシステムを提
供することであシ、さらにＩ１０バス及び桁線に相当大
きな抵抗値が存在しても安定に書くことのできるメモリ
システムを提供することにある。

以下本発明をよシよく理解するために本発明の実施例に
つき説明する。

本発明の実施例である第５図を参照するに、第５図はシ
ステムブロック図であり、第１．２図の従来回路に比し
て、Ｉ１０バスがｌ１０１３と丁１０１３’になってお
り桁線１６，１６’とＩ１０バス１３、Ｉ１０バス１３
′をそれぞれ選択的に接続する列デコーダ（ＣＯＬＵＭ
Ｎ、　ＤＥＣ）　１５．１５′があることがわかる。さ
らに増巾器１４の入力線１ｄＩ１０バス１３及び１／万
バス１３′であるから増巾器１４の入力信号は必らず差
動信号となυ、よって第１．２図のような増巾器１４の
初期設定レベル■Ｍ−ΔＶは不要である。

第６図は、第５図における部分回路図である。

第６図の回路の動作を第７．８図に示すタイミング波形
図を用いて説明する。第７図において第２図と異なると
ころは、タイミングφ３後の桁線１６．１６′の波形で
ある。第６図に示される節点１、節点２は、タイミング
φ３後に共に入出力バス１３．１３’（Ｉｌｏ及びｌ１
０）に接続されるので、入出力バスからの電荷移動は、
節点１、節点２共に生じる。

云いかえるならば、入出力バスからの雑音は、第６図の
場合、コモンモードになっており、差動増１１］器］２
にとって、大きな障害とはならない。

第６図において、増巾器１４の活性化タイミングは、桁
線と入出力バス接続のタイミングφ３と同一にすること
ができる。増巾器１４の活性化タイミングは、第４図の
場合メモリセル情報がノ・イレベルの時に、節点４の電
位が節点３の電位よりも下がった時刻に入るのが、アク
セスタイムの高速化に適している。第６図の回路におい
ては、メモリセル情報がハイレベルの時に節点４の電位
が節点３の電位よりも下がる時刻は、タイミングφ３よ
シわずかに遅れた時刻である。

第７図において明らかなように、メモリセル情報がハイ
レベルの時タイミングφ３時に節点１の電位は、節点２
よりも十分下がっているので、増巾器１４の活性化タイ
ミングを、タイミングφ３　と同時にしても第８図の如
く必ず節点４の電位を節点３よりも高速に低レベルにす
ることができる。

メモリセルへの新しい情報の■−込みは、第６図に示し
た如（、ＩＮ、　ＩＮの相補信号によって実施される。

したがって、ＲＥＡＤ　ＭＯＤＩＦＹ　ＷＦＬＩＴＥ時
における増巾器１２の反転は、相補信号によってなされ
るので書込みパルス巾は増巾器１２の負荷ＭＯ８Ｔの大
きさで決まるのではなく、書込み回路ＩＮ、　ＩＮの能
力等で定まる。ゆえに増巾器１２の負荷ＭＯ８Ｔのｇｍ
を小さくシ、消費電力を減小させても書込みパルス巾を
短いままですますことができる。

入出力バス及び桁線に高抵抗が含まれていても、相補信
号で書込む場合には、増巾器１２の能力に直流的に打ち
かって高レベルを与える必要はないので安定に高レベル
を書き込むことができる。

本発明では、従来回路に比し、列デコーダが桁線の両端
に必要となり、集積化した場合チップ面積の増大をきた
すが、高速化及び安定動作を重視する際には、適した回
路となっている。

トランジスタメモリシステムブロック図、第６図は第５
図の１部を示す図、第７図、第８図は本発明の実施例の
増巾器周辺の波形図である。

図において、１０はメモリセル、１１はダミーセル、１
３．１３′はＩ１０バス、１２．１４は増巾器、１５．
１５′はデコーダ１６は桁線をそれぞ

【図面の簡単な説明】

Claims (1)

【特許請求の範囲】
1. （１）行と列とをなして配列されたメモリセルを有し該
   メモリセル配列が第１および第２の行群に分割されたメ
   モリセル群と、それぞれ第１および第２の入力を有し、
   該第１の入力には該第１の行群に属するメモリセルから
   の読み出し情報が供給されるようになされ、該第２の入
   力には該第２の行群に属するメモリセルからの読み出し
   情報が供給されるようになされた複数の差動増幅回路と
   、第１の入出力バスラインと、第２の入出力バスライン
   と、第１および第２の入力がそれぞれ上記第１および第
   ２の入出力バスラインから信号を供給されるようになさ
   れた出力増幅回路と、該差動増幅回路のうち選択された
   差動増幅回路の第１の出力を該第１の入出力バスライン
   に供給する手段と、該選択された差動増幅回路の第２の
   出力を上記第２の入出力バスラインに供給する手段と、
   該出力増幅回路の前記第１および第２の入力をプリチャ
   ージする手段とを含むことを特徴とするメモリ回路。