JPH02260820A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JPH02260820A JPH02260820A JP8095989A JP8095989A JPH02260820A JP H02260820 A JPH02260820 A JP H02260820A JP 8095989 A JP8095989 A JP 8095989A JP 8095989 A JP8095989 A JP 8095989A JP H02260820 A JPH02260820 A JP H02260820A
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- 238000006243 chemical reaction Methods 0.000 title claims description 12
- 238000005070 sampling Methods 0.000 claims abstract description 34
- 230000003247 decreasing effect Effects 0.000 abstract description 8
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 238000001514 detection method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 229940028444 muse Drugs 0.000 description 3
- GMVPRGQOIOIIMI-DWKJAMRDSA-N prostaglandin E1 Chemical compound CCCCC[C@H](O)\C=C\[C@H]1[C@H](O)CC(=O)[C@@H]1CCCCCCC(O)=O GMVPRGQOIOIIMI-DWKJAMRDSA-N 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＭＵＳＥデコーダ内などに設置されるＡ／Ｄ
変換回路に関するものである。
変換回路に関するものである。
（従来の技術）
ＭＵＳＥデコーダでは、受信済みのアナログ信号に対し
て１６．２ ＭＨｚのサンプリング周波数とその倍の３
２．４ ＭＨｚのサンプリング周波数でＡ／Ｄ変換が行
われる。
て１６．２ ＭＨｚのサンプリング周波数とその倍の３
２．４ ＭＨｚのサンプリング周波数でＡ／Ｄ変換が行
われる。
従来、上記２種類のサンプリング周波数によるＡ／Ｄ変
換回路は、変換対象のアナログ信号を２個のＡ／Ｄ変換
器に分岐して供給すると共に、同一位相で異なるサンプ
リング周波数のサンプリングクロックをそれぞれのＡ／
Ｄ変換器に供給する構成となっている。
換回路は、変換対象のアナログ信号を２個のＡ／Ｄ変換
器に分岐して供給すると共に、同一位相で異なるサンプ
リング周波数のサンプリングクロックをそれぞれのＡ／
Ｄ変換器に供給する構成となっている。
（発明が解決しようとする課題）
上記従来のＡ／Ｄ変換回路では、Ａ／Ｄ変換器のアナロ
グ段の周波数特性のバラツキなどによりサンプリング位
相のずれが生じると共に、これに伴いディジタル信号に
レベル差が生じ、後段の処理結果に誤差を生じるという
問題がある。
グ段の周波数特性のバラツキなどによりサンプリング位
相のずれが生じると共に、これに伴いディジタル信号に
レベル差が生じ、後段の処理結果に誤差を生じるという
問題がある。
（課題を解決するための手段）
本発明のＡ／Ｄ変換回路は、アナログ信号を異なる周波
数のサンプリングクロックでサンプリングする複数のＡ
／Ｄ変換器と、これらＡ／Ｄ変換器から出力される各デ
ィジタル信号のサンプリング位相を比較し位相差に応じ
た制御信号を出力する位相比較器と、この制御信号を受
け上記位相差を減少させる方向に上記各Ａ／Ｄ変換器に
供給するサンプリングクロックの位相差を増減させる手
段とを備え、各Ａ／Ｄ変換器から位相とレベルの揃った
ディジタル信号を出力するように構成されている。
数のサンプリングクロックでサンプリングする複数のＡ
／Ｄ変換器と、これらＡ／Ｄ変換器から出力される各デ
ィジタル信号のサンプリング位相を比較し位相差に応じ
た制御信号を出力する位相比較器と、この制御信号を受
け上記位相差を減少させる方向に上記各Ａ／Ｄ変換器に
供給するサンプリングクロックの位相差を増減させる手
段とを備え、各Ａ／Ｄ変換器から位相とレベルの揃った
ディジタル信号を出力するように構成されている。
以下、本発明の作用を実施例と共に詳細に説明する。
（実施例）
第１図は、本発明の一実施例に係わるＡ／Ｄ変換回路の
構成を示すブロック図であり、１０はアナログ信号の入
力端子、１１はクランプ回路、１２は第１のＡ／Ｄ変換
器、１３は第２のＡ／Ｄ変換器、１４は同期検出・タイ
ミング生成回路、１５位相比較器、１６は可変遅延器、
１７．１８はディジタル信号の出力端子である。
構成を示すブロック図であり、１０はアナログ信号の入
力端子、１１はクランプ回路、１２は第１のＡ／Ｄ変換
器、１３は第２のＡ／Ｄ変換器、１４は同期検出・タイ
ミング生成回路、１５位相比較器、１６は可変遅延器、
１７．１８はディジタル信号の出力端子である。
入力端子１０から供給されるアナログＭＵＳＥ信号は、
クランプ回路１１でクランプされたのち、分岐されて第
１のＡ／Ｄ変換器１２と第２のＡ／Ｄ変換器１３とに供
給される。第１のＡ／Ｄ変換器１２は、後段の同期検出
・タイミング生成回路１４から供給される周波数１６．
２ Ｍ）ＩｚのサンプリングクロックＣＫＩでアナログ
信号をサンプリングしつつ所定ビット幅のディジタル信
号に変換して出力する。第２のＡ／Ｄ変換器１３は、同
期検出・タイミング生成回路１４から可変遅延器１６を
通して供給される周波数３２．４ ＭＨｚのサンプリン
グクロックＣＫ２でアナログ信号をサンプリングしつつ
所定ビット幅のディジタル信号に変換する。同期検出・
タイミング生成回路１４は、第１のＡ／Ｄ変換器１２か
ら出力されるディジタル信号に含まれる同期信号を検出
し、これに基づきクランプパルスＣＬ、周波数１６．２
ＭＨｚのサンプリングクロックＣＫ１、周波数３２．
４ ＭＨｚのサンプリングクロックＣＫ２及びラッチパ
ルスＬＰ １゜ＬＰ２．ＬＰ３を生成し、それぞれをク
ランプ回路１１、第１のＡ／Ｄ変換器１２、第２のＡ／
Ｄ変換器１３及び位相比較器１５に供給する。位相比較
器１５は、第１のＡ／Ｄ変換器１２から出力されるディ
ジタル信号Ｄｉの位相と、第２のＡ／Ｄ変換器１３から
出力されるディジタル信号Ｄ２の位相とを比較し、位相
差に応じたディジタル信号を制御信号として出力する。
クランプ回路１１でクランプされたのち、分岐されて第
１のＡ／Ｄ変換器１２と第２のＡ／Ｄ変換器１３とに供
給される。第１のＡ／Ｄ変換器１２は、後段の同期検出
・タイミング生成回路１４から供給される周波数１６．
２ Ｍ）ＩｚのサンプリングクロックＣＫＩでアナログ
信号をサンプリングしつつ所定ビット幅のディジタル信
号に変換して出力する。第２のＡ／Ｄ変換器１３は、同
期検出・タイミング生成回路１４から可変遅延器１６を
通して供給される周波数３２．４ ＭＨｚのサンプリン
グクロックＣＫ２でアナログ信号をサンプリングしつつ
所定ビット幅のディジタル信号に変換する。同期検出・
タイミング生成回路１４は、第１のＡ／Ｄ変換器１２か
ら出力されるディジタル信号に含まれる同期信号を検出
し、これに基づきクランプパルスＣＬ、周波数１６．２
ＭＨｚのサンプリングクロックＣＫ１、周波数３２．
４ ＭＨｚのサンプリングクロックＣＫ２及びラッチパ
ルスＬＰ １゜ＬＰ２．ＬＰ３を生成し、それぞれをク
ランプ回路１１、第１のＡ／Ｄ変換器１２、第２のＡ／
Ｄ変換器１３及び位相比較器１５に供給する。位相比較
器１５は、第１のＡ／Ｄ変換器１２から出力されるディ
ジタル信号Ｄｉの位相と、第２のＡ／Ｄ変換器１３から
出力されるディジタル信号Ｄ２の位相とを比較し、位相
差に応じたディジタル信号を制御信号として出力する。
この位相比較器１５は、第２図に示すように、ディジタ
ル信号ＤＩを受ける入力端子２１と、ディジタル信号Ｄ
２を受ける入力端子２３と、ラッチパルスＬＰＩ、ＬＰ
２．ＬＰ３を受ける入力端子２２．２４．２５と、ラッ
チ回路２６．−２７゜２９と、減算器２８と、制御信号
の出力端子３０とから構成されている。
ル信号ＤＩを受ける入力端子２１と、ディジタル信号Ｄ
２を受ける入力端子２３と、ラッチパルスＬＰＩ、ＬＰ
２．ＬＰ３を受ける入力端子２２．２４．２５と、ラッ
チ回路２６．−２７゜２９と、減算器２８と、制御信号
の出力端子３０とから構成されている。
ラッチパルスＬＰＩは、第３図に示すように、ＭＵＳＥ
信号に含まれるＨＤパルスが所定の傾斜で増加する範囲
の中心に設定されるＨＤポイント後におけるサンプリン
グクロックＣＫＩの最初の立下がりに同期してハイに立
ち上がる。同様に、ランチパルスＬＰ２は、ＨＤポイン
ト後におけるサンプリングクロックＣＫ２の最初の立下
がりに同期してハイに立ち上がる。Ａ／Ｄ変換器１２゜
１３から出力されるＨＤポイント近傍のディジタル信号
ＤＩ、Ｄ２は、各Ａ／Ｄ変換器におけるサンプリング位
相差に基づきレベル差が生じている。
信号に含まれるＨＤパルスが所定の傾斜で増加する範囲
の中心に設定されるＨＤポイント後におけるサンプリン
グクロックＣＫＩの最初の立下がりに同期してハイに立
ち上がる。同様に、ランチパルスＬＰ２は、ＨＤポイン
ト後におけるサンプリングクロックＣＫ２の最初の立下
がりに同期してハイに立ち上がる。Ａ／Ｄ変換器１２゜
１３から出力されるＨＤポイント近傍のディジタル信号
ＤＩ、Ｄ２は、各Ａ／Ｄ変換器におけるサンプリング位
相差に基づきレベル差が生じている。
これらのディジタル信号ＤＩ、Ｄ２は、ランチパルスＬ
Ｐ１とＬＰ２とによってランチ回路２６゜２７のそれぞ
れにラッチされ、それぞれＬＤＩＬＤ２となる。このラ
ッチされたディジタル信号ＬＤＩとＬＤ２の差ΔＤ′が
減算器２８で作成され、ラッチパルスＬＰ１．ＬＰ２よ
りも遅れてハイに立上がるラッチパルスＬＰ３によって
ラッチ回路２９にラッチされる。このラッチされたディ
ジタル信号の差分ΔＤは、制御信号として出力端子３０
から第１図の可変遅延器１６に供給される。
Ｐ１とＬＰ２とによってランチ回路２６゜２７のそれぞ
れにラッチされ、それぞれＬＤＩＬＤ２となる。このラ
ッチされたディジタル信号ＬＤＩとＬＤ２の差ΔＤ′が
減算器２８で作成され、ラッチパルスＬＰ１．ＬＰ２よ
りも遅れてハイに立上がるラッチパルスＬＰ３によって
ラッチ回路２９にラッチされる。このラッチされたディ
ジタル信号の差分ΔＤは、制御信号として出力端子３０
から第１図の可変遅延器１６に供給される。
可変遅延器１６は、制御信号ΔＤの極性が正であれば同
期検出・タイミング生成回路から供給される周波数３２
．４ ＭＨｚのサンプリングクロックＣＫ２に与える遅
延量を増加させ、第２のＡ／Ｄ変換器１３に供給する。
期検出・タイミング生成回路から供給される周波数３２
．４ ＭＨｚのサンプリングクロックＣＫ２に与える遅
延量を増加させ、第２のＡ／Ｄ変換器１３に供給する。
この結果、第２のＡ／Ｄ変換器１３におけるサンプリン
グ位相が遅れ、ΔＤがＯに接近する。逆に、制御信号Δ
Ｄの極性が負であれば同期検出・タイミング生成回路か
ら供給される周波数３２．４ ＭＨｚのサンプリングク
ロックＣＫ２に与える遅延量が減少される。この結果、
第２のＡ／Ｄ変換器１３におけるサンプリング位相が進
み、ΔＤが０に接近する。
グ位相が遅れ、ΔＤがＯに接近する。逆に、制御信号Δ
Ｄの極性が負であれば同期検出・タイミング生成回路か
ら供給される周波数３２．４ ＭＨｚのサンプリングク
ロックＣＫ２に与える遅延量が減少される。この結果、
第２のＡ／Ｄ変換器１３におけるサンプリング位相が進
み、ΔＤが０に接近する。
このように、出力端子１７には同一位相で同一サンプリ
ング点については同一レベルのディジタル信号が出力さ
れる。
ング点については同一レベルのディジタル信号が出力さ
れる。
以上、振幅増加側のＨＤポイントを利用する構成を例示
したが、振幅減少側のＨＤポイントを利用して位相差を
検出する構成としてもよい。
したが、振幅減少側のＨＤポイントを利用して位相差を
検出する構成としてもよい。
また、ＨＤパルスを含まない通常の信号については各Ａ
／Ｄ変換器の出力をアナログ信号に変換して位相差を検
出することなどにより制御信号を生成する構成をとして
もよい。
／Ｄ変換器の出力をアナログ信号に変換して位相差を検
出することなどにより制御信号を生成する構成をとして
もよい。
更に、Ａ／Ｄ変換器が２個の場合を例示したが、これが
３個以上の場合についても同様に本発明を適用できる。
３個以上の場合についても同様に本発明を適用できる。
（発明の効果）
以上詳細に説明したように、本発明のＡ／Ｄ変換回路は
、アナログ信号を異なるサンプリング周波数でサンプリ
ングしつつディジタル信号に変換する各Ａ／Ｄ変換器の
出力のサンプリング位相を比較しこの位相差を減少させ
る方向に各Ａ／Ｄ変換器に供給するサンプリングクロッ
クの位相差を増減させる構成であるから、各Ａ／Ｄ変換
器から位相とレベルの揃ったディジタル信号を出力でき
、後段の処理系内で位相差に基づき発生する誤差を有効
に防止することができる。
、アナログ信号を異なるサンプリング周波数でサンプリ
ングしつつディジタル信号に変換する各Ａ／Ｄ変換器の
出力のサンプリング位相を比較しこの位相差を減少させ
る方向に各Ａ／Ｄ変換器に供給するサンプリングクロッ
クの位相差を増減させる構成であるから、各Ａ／Ｄ変換
器から位相とレベルの揃ったディジタル信号を出力でき
、後段の処理系内で位相差に基づき発生する誤差を有効
に防止することができる。
第１図は本発明の一実施例に係わるＡ／Ｄ変換回路の構
成を示すブロック図、第２図は第１図の位相比較回路の
構成を示すブロック図、第３図は上記位相比較回路の動
作を説明するための波形図である。 １１・・・クランプ回路、１２・・・第１のＡ／Ｄ変換
器、１３・・・第２のＡ／Ｄ変換器、１４・・・同期検
出・タイミング生成回路、１５・・・位相比較器、１６
・・・可変遅延回路、２６２７．２９・・・ラッチ回路
、２８・・・減算器。 第１図 第２図
成を示すブロック図、第２図は第１図の位相比較回路の
構成を示すブロック図、第３図は上記位相比較回路の動
作を説明するための波形図である。 １１・・・クランプ回路、１２・・・第１のＡ／Ｄ変換
器、１３・・・第２のＡ／Ｄ変換器、１４・・・同期検
出・タイミング生成回路、１５・・・位相比較器、１６
・・・可変遅延回路、２６２７．２９・・・ラッチ回路
、２８・・・減算器。 第１図 第２図
Claims (1)
- 【特許請求の範囲】 アナログ信号を異なる周波数のサンプリングクロックで
サンプリングする複数のＡ／Ｄ変換器と、これらＡ／Ｄ
変換器から出力される各ディジタル信号のサンプリング
位相を比較して位相差に応じた制御信号を出力する位相
比較器と、 前記制御信号を受け前記位相差を減少させる方向に前記
各Ａ／Ｄ変換器に供給する各サンプリングクロックの位
相差を増減させる手段とを備えたことを特徴とするＡ／
Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8095989A JPH02260820A (ja) | 1989-03-31 | 1989-03-31 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8095989A JPH02260820A (ja) | 1989-03-31 | 1989-03-31 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02260820A true JPH02260820A (ja) | 1990-10-23 |
Family
ID=13733049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8095989A Pending JPH02260820A (ja) | 1989-03-31 | 1989-03-31 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02260820A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001249637A (ja) * | 2000-03-02 | 2001-09-14 | Nec Mitsubishi Denki Visual Systems Kk | 表示装置 |
| WO2005117278A1 (en) * | 2004-05-28 | 2005-12-08 | Telefonaktiebolaget Lm Ericsson (Publ) | A digitizer arrangement |
-
1989
- 1989-03-31 JP JP8095989A patent/JPH02260820A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001249637A (ja) * | 2000-03-02 | 2001-09-14 | Nec Mitsubishi Denki Visual Systems Kk | 表示装置 |
| WO2005117278A1 (en) * | 2004-05-28 | 2005-12-08 | Telefonaktiebolaget Lm Ericsson (Publ) | A digitizer arrangement |
| JP2008501289A (ja) * | 2004-05-28 | 2008-01-17 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | デジタイザ構成 |
| US7411537B2 (en) | 2004-05-28 | 2008-08-12 | Telefonaktiebolaget L M Ericsson (Publ) | Digitizer arrangement |
| AU2004326314B2 (en) * | 2004-05-28 | 2009-01-22 | Telefonaktiebolaget Lm Ericsson (Publ) | A digitizer arrangement |
| AU2004326314B8 (en) * | 2004-05-28 | 2009-11-19 | Telefonaktiebolaget Lm Ericsson (Publ) | A digitizer arrangement |
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