JPH02257653A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的ゴ （産業上の利用分野） 本発明は、半導体集積回路に係り、特に燐化インジウム
を主成分とする化合物半導体層の素子分離に関する。

（従来の技術） 砒化ガリウム（ＧａＡｓ）化合物などの異種の半導体材
料を接合させ、ヘテロ接合を形成してなるヘテロ接合デ
バイスは、単一材料を用いて作られるホモ接合バイポー
ラトランジスタと比べて、高周波特性、スイッチング特
性に優れ、マイクロ波用、高速論理回路用、高速アナロ
グ回路用として極めて有望である。

また、燐化インジウム（ＩｎＰ）や燐化インジウムと砒
化ガリウムの混晶（ＩｎＧａＡｓＰ　）は、砒化ガリウ
ムと同様、シリコン半導体（ＳＩ）に比べ、電子移動度
が大きく高速動作素子を実現する上で極めて優れた特性
を得ることができる材料である。

さらに、これら燐化インジウム、砒化ガリウムインジウ
ムまたは燐化インジウムと砒化ガリウムの混晶（以下燐
化インジウム砒化ガリウム（ＩｎＧａＡｓＰ）　）は、
ｒ帯のエネルギー最小点とＬ帯およびＸ帯のエネルギー
最小点のエネルギー差が、砒化ガリウムに比べて大きく
、高電界領域での電子速度が砒化ガリウムよりも大きい
ため、近年砒化ガリウムに継ぐ高速半導体素子材料とし
て注目されている。

また、燐化インジウム、砒化ガリウムインジウムまたは
燐化インジウム砒化ガリウム（ＩｎＧａＡｓＰ）は、表
面準位密度または絶縁膜との界面準位密度が１０１１ｃ
ｍ　　ｅＶ　　程度かまたはそれ以下と極めて小さく、
その時の通常のフェルミレベルのいわゆるピンニング位
置が第４図（ａ）に模式図を示すように、禁止帯の中央
よりも伝導帯に近い位置にくる。このため、砒化ガリウ
ム等では実現不可能であった金属−絶縁膜−半導体電界
効果トランジスタ（いわゆるＭＩＳＦＥＴ）が実現でき
る。

すなわち、これら燐化インジウム等のピンニング位置は
、第４図（ａ）に示すように、伝導帯の底から０．３ｅ
Ｖ乃至それ以下の値しか離れていない所に存在する。こ
のため、電界をかけたとき表面に良好な反転層が形成さ
れる。

これに対し、砒化ガリウムの場合は、表面準位密度また
は絶縁膜との界面準位密度が１０１３０１ｇ−２ｅＶ−
’程度かまたはそれ以上に大きく、その時のフェルミレ
ベルのピンニング位置が第４図（ｂ）に示すように、禁
止帯のほぼ中央にくる。すなわち、砒化ガリウム等では
ピンニング位置が、伝導帯の底から０．７〜０．９ｅＶ
程度の所にあり、表面乃至絶縁膜との界面近傍の砒化ガ
リウムは、ｐ型でもｎ型でも空乏化し高抵抗となるため
、ＭＩＳＦＥＴの実現は不可能である。

ところで、燐化インジウムにおいても、鉄ドーピングや
チタニウムドーピングにより、比抵抗が１−０６Ωｅ１
ｍ以上の高比抵抗基板が容易に得られるため、砒化ガリ
ウム同様高比抵抗基板上に半導体素子を形成し、その半
導体素子相互の電気的分離は、半導体基板が高比抵抗で
あることに委ねられている。

このような素子分離方法によると、シリコンにおけるｐ
ｎ接合分離に比べ素子と基板間の容量が小さくなり、高
速動作に有利であると考えられている。

このように、高比抵抗基板を用いた素子分離はその構成
方法が簡単で優れた性能が得られるため、燐化インジウ
ムを用いた集積回路において必須の技術であると考えら
れる。

しかしながら、前述したような表面準位または界面準位
の性質から、燐化インジウム等の素子分離では、従来の
砒化ガリウムでは問題とならなかった種々の問題が生じ
ている。

例えば、第５図に構造断面図を示す１うな、高比抵抗の
燐化インジウム基板上にメサ型のへテロ接合バイポーラ
トランジスタを集積化した例を考えてみる。

このヘテロ接合バイポーラトランジスタは、鉄ドープの
燐化インジウム基板１の表面にガスソースＭＢＥ法によ
り、コレクタコンタクト層としてのｎ十燐化インジウム
層２、コレクタ層としてのｎ−燐化インジウム層３、ベ
ース層としてのｐ＋砒化ガリウムインジウム層４、エミ
ツタ層としてのｎ燐化インジウム層５とが順次エピタキ
シャル成長せしめられてなるもので、メサエッチングに
より電極とりだしを行い、各層に対してコレクタ電極６
、ベース電極７、エミッタ電極８が形成されている。

そして、素子間の分離はこれらの層を高比抵抗の燐化イ
ンジウム基板１の表面が露出するまでエツチングするこ
とによって行われる。この方法は従来から行われている
典型的な素子分離方法であるが、基板１が１０７Ωｃｍ
以上の高比抵抗であるにもかかわらず、しばしばコレク
タコンタクト層としてのｎ十燐化インジウム層２の間に
無視し得ない量の電流が流れ、素子分離不良を引き起こ
していた。

これは、燐化インジウム基板１表面近傍に伝導チャネル
が生じるためと考えられている。

すなわち、燐化インジウム基板１表面のフェルミレベル
のピンニング位置が伝導帯に近く、表面近傍で電子の蓄
積が生じ、電流が流れるためと考えられる。また、この
エツチングによって露出した燐化インジウム基板表面を
酸化シリコン膜５ｉ０２や窒化シリコン膜５ｉａＮ４等
の絶縁膜で被覆する方法も考えられるが、絶縁膜との界
面近傍に電子の蓄積が生じやすいため、リーク電流の減
少にはあまり有効ではない。さらにまた、このような界
面チャンネルや表面チャンネルを抑制するためには、シ
リコンで行われているように、チャネルストッパとなる
高不純物濃度領域を表面または界面近傍に設けることも
有効であるが、このような方法を採用したのでは、高比
抵抗基板を用いることによる基板容量が小さいという優
位性が失われてしまうという問題がある。

（発明が解決しようとする課題） このように従来の素子分離方法では、燐化インジウム等
の半導体層を用いた半導体装置の場合、基板容量が小さ
いという高比抵抗基板を用いることの優位性を失うこと
なく、有効に素子間リークを低減することができなかっ
た。

本発明は、前記実情に鑑みてなされたもので、燐化イン
ジウム等の半導体装置の素子分離に対し、基板容量が小
さいという高比抵抗基板を用いることの優位性を失うこ
となく、リーク電流を低減する方法を提供することを目
的とする。

〔発明の構成〕

（課題を解決するための手段） そこで本発明では、高比抵抗の燐化インジウム、砒化ガ
リウムインジウムまたは燐化インジウム砒化ガリウム基
板表面に形成された半導体装置の素子分離領域の表面を
高比抵抗の砒化ガリウム、砒化ガリウムアルミニウムま
たは砒化インジウムアルミニウム層で被覆するようにし
ている。

（作用） 上記構成によれば、高比抵抗の燐化インジウム、砒化ガ
リウムインジウムまたは燐化インジウム砒化ガリウム基
板の素子分離領域表面に形成される高比抵抗の砒化ガリ
ウム、砒化ガリウムアルミニウムまたは砒化インジウム
アルミニウムは、前述したように表面準位密度または絶
縁膜との界面準位密度が１０１３ＣＩｌ　ｅｖ　程度か
またはそれ以上に大きく、その時のフェルミレベルのピ
ンニング位置が第４図（ｂ）に示したように、禁止帯の
ほぼ中央にくる。すなわち、砒化ガリウム等ではピンニ
ング位置が、伝導帯の底から０．７〜０．９ｅＶ程度の
所にくるため、表面乃至絶縁膜との界面が空乏化し高抵
抗となる。

このため、燐化インジウム、砒化ガリウムインジウムま
たは燐化インジウム砒化ガリウム基板の表面または絶縁
膜との界面にしばしば存在した電子の蓄積層は消失し、
素子間のリーク電流は減少し、良好な素子分離特性を得
ることができる。

（実施例） 以下、本発明の実施例について、図面を参照しつつ詳細
に説明する。

第１図（ａ）乃至第１図（ｄ）は、本発明実施例の高比
抵抗の燐化インジウム基板上に複数個のへテロ接合バイ
ポーラトランジスタ（ＨＢ　Ｔ）を形成する場合の製造
工程を示す図である。

まず、第１図（ａ）に示すように、鉄ドープの（１００
）燐化インジウム基板１の表面にガスソースＭＢＥ法に
より、膜厚１μｍのコレクタコンタクト層としてのｎ十
燐化インジウム層２、膜厚０．３μｍのコレクタ層とし
てのｎ−燐化インジウム層３、膜厚０．１μｍのベース
層としてのｐ４砒化ガリウムインジウム層４、エミツタ
層としてのｎ燐化インジウム層５とを順次積層する。

続いて、第１−図（ｂ）に示すように、フォトリソグラ
フィ法およびメサエッチングにより、ベース層４および
コレクタコンタクト層２が露出するように加工しする。

そして、脱脂洗浄後、ＭＯＣＶＤリアクタ中で、約２０
０℃の加熱しつつ塩素ガスで、１００人程被着ツチング
し表面の清浄化を行った後、第１図（Ｃ）に示すように
、ＭＯＣＶＤ法により基板温度５５０℃でバナジウムを
添加した高比抵抗の砒化ガリウム層１０を全面に堆積す
る。このときの砒化ガリウム層１０の膜厚は約２０００
人とした。

ここでは、砒化ガリウム層１０の膜厚は加工工程の便宜
上約２０００人としたが、１００Å以上であればよい。

この後、第１図（ｄ）に示すように、基板を大気中に取
り出し、コレクタ電極形成領域、ベース電極形成領域、
エミッタ電極形成領域の砒化ガリウム層１０を選択的に
エツチング除去し、コレクタ電極６、ベース電極７、エ
ミッタ電極８を形成する。ここでは、素子分離領域り表
面のみならず、コレクタ電極形成領域、ベース電極形成
領域、エミッタ電極形成領域以外の基板表面全体に砒化
ガリウム層が形成されている。

このようにして形成されたヘテロ接合バイポーラトラン
ジスタ集積回路の素子分離領域りでは、第２図（ａ）に
表面近傍のバンドダイアグラムを示すように、表面のフ
ェルミレベルは、砒化ガリウムの高い表面準位密度によ
り、ピンニング位置が、伝導帯の底から０．８ｅＶ程度
の所にくるため、表面近傍においても高抵抗な半導体層
が得られる。

このときのリーク電流は、第３図に２つのへテロ接合バ
イポーラトランジスタ間の距離が５μｍであるときの印
加電圧と素子間リーク電流の関係を曲線ａに示すように
、１０Ｖの印加電圧に対して１５μＡと極めて小さいも
のとなっている。

比較のために、第５図に示した従来のへテロ接合バイポ
ーラトランジスタ集積回路の素子分離領域りでは、第２
図（ｂ）に表面近傍のバンドダイアグラムを示すように
、表面のフェルミレベルは、ピンニング位置が、伝導帯
の底から０．２〜０゜３ｅＶ程度と高い位置にくるため
、表面近傍に電子の蓄積層が生じ易く、このときのリー
ク電流は、第３図の曲線すに示すように、本発明の素子
分離構造をとる場合よりも大幅に大きいことがわかる。

このとき、１０ｖの印加電圧に対して１３０μＡとなっ
ており、本発明の構造の場合大幅にリーク電流が低減さ
れていることがわかる。

なお、前記実施例では、素子分離領域の表面に高比抵抗
の砒化ガリウム層を形成する場合について説明したが、
砒化ガリウムアルミニウムまたは砒化インジウムアルミ
ニウム等、表面空乏層を有効に形成することのできる物
質であれば同様の効果を得ることができる。さらに、こ
の上層に酸化シリコン膜、窒化シリコン膜あるいはポリ
イミド等の他の絶縁膜を積層しても良い。

また、基板として高比抵抗の燐化インジウムを用いた場
合について説明したが、砒化ガリウムインジウムまたは
燐化インジウム砒化ガリウム基板の場合にも適用可能で
ある。

さらにまた、前記実施例では、燐化インジウム基板上に
ヘテロ接合バイポーラトランジスタを集積化する場合に
ついて説明したが、他の半導体素子、例えば電界効果ト
ランジスタ、受光素子、発光素子等を集積化する場合に
も有効であることはいうまでもない。

〔発明の効果〕

以上説明してきたように、本発明によれば、高比抵抗の
燐化インジウム、砒化ガリウムインジウムまたは燐化イ
ンジウム砒化ガリウム基板表面に形成された半導体装置
の素子分離領域の表面を高比抵抗の砒化ガリウム、砒化
ガリウムアルミニウムまたは砒化インジウムアルミニウ
ム層で被覆１７、高抵抗化することにより、伝導チャン
ネルを消失させているため、従来のシリコンで用いられ
たようなチャンネルストッパ等の導電層の形成は不要と
なり、基板容量が小さいという高抵抗基板を用いること
の利点を損なうことなく良好な素子分離を行うことが可
能となる。

【図面の簡単な説明】

第１図（ａ）乃至第１図（ｄ）は本発明実施例のへテロ
接合バイポーラトランジスタ集積回路の製造工程図、第
２図（ａ）および第２図（ｂ）はそれぞれ本発明実施例
および従来例のへテロ接合バイポーラトランジスタの素
子分離領域表面近傍のバンドダイアグラムを示す図、第
３図は２つのへテロ接合バイポーラトランジスタ間の距
離が５μｍであるときの印加電圧と素子間リーク電流と
の関係を示す図、第４図（ａ）および第４図（ｂ）はそ
れぞれ燐化インジウムおよび砒化ガリウムのフェルミレ
ベルのピンニング現象を模式的に示すバンドダイアグラ
ム図、第５図は従来例のへテロ接合バイポーラトランジ
スタ集積回路を示す図である。 １・・・燐化インジウム基板、２・・・ｎ十燐化インジ
ウム層（コレクタコンタクト）、３・・・ｎ−燐化イン
ジウム層（コレクタ層）、４・・・ｐ十砒化ガリウムイ
ンジウム層（ベース層）、５・・・ｎ燐化インジウム層
（エミツタ層）、６・・・コレクタ電極、７・・・ベー
ス電極、８・・・エミッタ電極、９・・・チャネル、０
・・・砒化ガリウム層、 Ｄ・・・素子分離領域。 第２図 （ａ） 第２図（ｂ） 第３図 イ西電子号の底 第４図

Claims (1)

1. 【特許請求の範囲】 燐化インジウムを主成分とする高比抵抗の化合物半導体
   基板内に複数個の半導体素子が形成され、各半導体素子
   が素子分離領域を介して相互に絶縁分離せしめられてな
   る半導体集積回路において、 前記素子分離領域では、燐化インジウムを主成分とする
   高比抵抗の化合物半導体基板表面が高比抵抗の砒化ガリ
   ウム、砒化アルミニウムガリウムまたは砒化アルミニウ
   ムインジウム層で被覆されていることを特徴とする半導
   体集積回路。