JPH02257197A - 画像合成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は画像データをメモリに記憶した後読み出し、こ
の読み出した画像データを別の画像データに重ね合わせ
る画像合成装置に関する。

（従来の技術） 最近、カメラ一体形ビデオレコーダにはカメラにより撮
像した文字や図形等のタイトル画像を２値化してメモリ
に格納し、その後カメラから入力された撮像画像やビデ
オテープレコーダの再生画像と、前記メモリから読み出
した文字や図形等のタイトル画像を重ね合わせるという
画像合成装置が内蔵されている。このような画像合成装
置で用いられる前記メモリは１画面分の容量を持ってお
り、縦２５６ドツト、横２５６ドツトの画素即ち、２５
６　ｘ、２５６　＝６５５３６ビツト分の画像データを
記憶することができる。従って、２値化された画像デー
タは第６図に示す如く前記メモリの２５６　ｘ、２５６
は分割された升目に書き込まれることになり、例えば斜
めの線を書き込むと、第７図に示す如くデ−夕がギザギ
ザとなってメモリに書き込まれることになる。、二のギ
ザギザはジャギーと呼は′れ、て゛きるだけなくすよう
にしないと画像の品質を損うことになる。このジャギー
を軽減するにはメモリ容量を増やせばよいが、これでは
メモリのコストが上昇するという不都合が生じる。

第８図は従来の上記画像合成装置の一例を示したブロッ
ク図である。図示されないカメラ側から入力された通常
の画像信号の輝度信号Ｙ、色信号Ｃは加算器１によって
混合されて、重畳回路５に入力される。一方、通常の画
像に合成される文字、図形等の画像信号については、そ
の入力輝度信号Ｙは比較器２及び同期分離回路１０に入
力される。

比較器２は入力輝度信号Ｙを一定電圧で、スライスし、
これをシリアルパラレル変換器３に出力する。

シリアルパラレル変換器３は入力された輝度信号を８ビ
ツトのパラレルデータに変換して、これをＲＡＨ９のデ
゛−タ端子に出力する。なお、６５５３６ビツト程度の
スタチックＲＡＭでは入出力が８ビツトで行われるのが
一般的であるため、前記シリアルパラレル変換器３では
８ビツトのパラレルデータに変換している。一方、同期
分離回路１０は入力輝度信号の同期信号部分から水平同
期信号Ｈと、垂直同期信号■を分離し、水平同期信号Ｈ
を水平カウンタ８のクリア端子及び垂直カウンタ７のク
ロック端子に出力し、垂直同期信号Ｖを垂直カウンタ７
のクリア端子に出力する。これら垂直、水平カウンタ７
．８は各々８ビツトのカウンタで゛あり、Ｏ〜２５５の
値をｌ？ＡＨ９のアドレス信号として出力する。水平カ
ウンタ８は、クロックとして発振器６により発生される
クロックＣＬＫをクロック端子に入力して動作する。こ
のクロックＣＬＫの周波数は水平１ライン（同期は約６
４μｓ）を２５６分割できる周波数を有しており約４Ｍ
Ｈ７である。

上述したようにカメラ部により撮像された文字又は図形
等の画像信号は上記比較器２により２値化された後、カ
メラ部から入力される同期信号に同期して垂直、水平カ
ウンタ７．８によって示されるアドレスに従ってＲＡＨ
ｅ内に、そして、通常の画像信号に前記文字又は図形等
の画像信号を合成しようとするときは、カメラ部から入
力される通常の画像信号の同期信号に同期して垂直カウ
ンタ７及び水平カウンタ８によって作成されるアドレス
の画像データがＲＡＨ９から読み出され、これがパラレ
ルシリアル変換器４によってシリアルデータ化される。

このシリアル画像データは重畳回路５に入力され、に二
で、加算器１から入力される前記通常の画像信号に重畳
されて次段に出力される。

なお、上記従来の回路では画像データの奇数、偶数フィ
ールドを区別しないで取扱っている。

（発明が解決しようとする課題〉 上記の如〈従来の画像合成装置では２値化しな画像信号
を記憶するメモリの容量が小さいため、斜線等を前記メ
モリに書き込むと、ジャギーが出てしまう欠点があった
。このジャギーを軽減するには前記メモリの容量を大き
くすればよいが、これではメモリのコストが高くなって
しまうという不都合があっな。そこで本発明は上記の欠
点を除去するもので、メモリ容量を増やさすジャギーを
軽減することができる画像合成装置を提供することを目
的としている。

［発明の構成］ （課題を解決するための手段） 本発明は、画像データをドツト単位でメモリに書き込ん
だ後、このメモリから前記画像データを読み出し、この
読み出した画像データを別途入力される別の画像データ
に重畳する画像合成装置において、前記メモリから画像
データを読み出す際に、本来読み出すべきアドレスの画
像データのドツトの他にこの本来読み出すべきアドレス
のドツトの上、下、左、右に隣接して位置する１／４の
ドツトを読み出す補間ドツト読出し手段と、前記本来の
読み出すべきアドレスのドツトの前記メモリ内の位置に
応じて、前記補間ドツト読出し手段によって読み出され
た前記上、下、左、右の１７４のドツト中から１つを選
択して前記本来のドツトに付加するドツト補間手段とを
具備した構成を有している。

（作用） 本発明の画像合成装置において、補間ドット読出し手段
はメモリから画像データを読み出す際に、本来読み出す
べきアドレスの画像データのドツトの他にこの本来読み
出すべきアドレスのドツトの上、下、左、右に隣接して
位置する１／４のドツトを８売み出して１．これら１／
４のドツトをドツト補間手段に出力する。ドツト補間手
段は前記本来の読み出すべきアドレスのドツトの前記メ
モリ内の位置に応じて、前記補間ドツト読出し手段によ
って読み出された前記上、下、左、右の１７４のドツト
中から１つを選択して前記本来のドツトに付加する。

（実施例） 以下本発明の一実施例を従来例と同一部には同一符号を
付して図面を参照して説明する。第１図は本発明の画像
合成装置の一実施例を示したブロック図である。１は輝
度信号Ｙと色信号Ｃを混合する加算器、２は輝度信号を
２値化する比較器、３、２３．２４．、．２５はシリア
ルデータをパラレルデータに変換するシリアルパラレル
変換器、５は加算器１から入力される画像信号にＲＡＩ
（９から読み出した信号を重ねる重畳回路、６はクロッ
ク信号を発生する発振器、７は水平同期信号Ｈを０から
２５５までカウントしてＲＡＭ９のアドレス信号を発生
する垂直カウンタ、８はクロックＣＬＫを０から２５５
までカウントしてＲＡＭ９のアドレス信号を発生する水
平カウンタ、９は比較器２にて２値化された画像データ
を記憶するＲＡＭ　、１０は図示されないカメラ部から
入力される輝度信号Ｙから水平、垂直同期信号を分離す
る同期分離回路、１３は発振器６の出力信号を分周して
クロックＣＬＫを作成する分周器、１４はアンドゲート
１６〜１９の中のいずれか１つの出力データを選択して
出力する論理回路、１５は論理回＃ｔ１４から出力され
るデータと、シリアルパラレル変換器２４から出力され
る画像データとの論理和をとるオアゲート、１６．１７
．１８．１９はシリアルパラレル変換器２３．２４．２
５の出力データ間の論理積をとるアンドゲート、２０．
２１．２２はパラレルデータをシリアルデータに変換す
るパラレルシリアル変換器、２６はパラレルシリアル変
換器２０〜２２の保持動作タイミングを制御するタイミ
ング発生器である。

次に本実施例の動作について説明する。図示されないカ
メラ側から入力された通常の画像信号の輝度信号Ｙ、色
信号Ｃは加算器１によって混合されて重畳回路５に入力
される。カメラ部により撮像された、通常の画像に対し
て合成すべき文字又は図形等の画像信号については、そ
の輝度信号Ｙは比較器２及び同期分離回路１０に入力さ
れる。比較器２は入力輝度信号Ｙを一定電圧でスライス
して２値化し、これをシリアルパラレル変換器３に出力
する。シリアルパラレル変換器３は、入力されな輝度信
号を８ビツトのパラレルデータに変換して、これをＲＡ
Ｍ９のデータ端子に出力する。一方、同期分離回路１０
は入力輝度信号Ｙの同期信号部分から水平同期信号Ｈと
垂直同期信号■を分離し、水平同期信号Ｈを水平カウン
タ８のクリア端子及び垂直カウンタ７のクロック端子に
出力する。これと共に垂直同期信号Ｖは垂直カウンタ７
のクリア端子に出力される。垂直、水平カウンタ７．８
は各々８ビツトのカウンタであり、０〜２５５の値をＲ
ＡＭ９のアドレス信号としてＲ’ＡＨ９に出力する。水
平カウンタ８は分周器１３から出力される４ＭＨ２のク
ロックＣＬＫをクロック端子に入力して動作する。

よって、カメラ部により撮像された文字又は図形等の画
像信号は上記比較器２により２値化された後、カメラ部
から入力される同期信号に同期して垂直カウンタ７及び
水平カウンタ８によって作成されるアドレスによりＲＡ
Ｍ９に書き込まれる。そして、通常の画像に対し、ＲＡ
）＋９に書き込まれた文字又は図形等の画像信号を合成
しようとするときは、カメラ側から入力された前記通常
の画像信号の同期信号に同期して垂直カウンタ７及び水
平カウンタ８によって作成されるアドレスの前記書き込
まれている画像データがＲＡＭ９から読み出され、パラ
レルシリアル変換器２０〜２２に入力されて、シリアル
データ化される。尚、これらパラレルシリアル変換器２
０〜２２はタイミング発生回路２６のタイミング信号に
より動作する。これらパラレルシリアル変換器２０〜２
２とシリアルパラレル変換器２３〜２５とアンドゲート
１６〜１７と論理回路１４及びオアゲート１５はＲＡＭ
９から読み出された画像データの補間動作を以下に述べ
る如く行うが、ここで前記補間の原理について説明して
おく。従来例の第７図で示したようなジャギーを軽減す
るには第２図でイに示す如く適当に補間を行えばよい。

この第２図の例では升目の１７４の大きさで補間がなさ
れているが、升目を１７４にするなめには、水平、垂直
方向共に１７２にする必要がある。水平方向に関しては
サンプリング周波数を２倍にすれば上記升目を１７２に
することができるが、垂直方向に関しては走査線数に限
度があるため、ＮＴＳＣ方式やＰＡＬ方式にて用いられ
ている飛び越し走査を利用して升目を１／２にする方法
が採られている。前記飛び越し走査はＮＴＳＣ方式やＰ
ＡＬ方式にてフレーム周波数を上げずに且つフリッカ−
を目立たなくするために行われているものである。ＮＴ
ＳＣ方式では、１フレームの走査線数は５２５本で、Ｐ
ＡＬ方式では６２５本であるため、これを、それぞれ１
／２の２６２．５本と３１２．５本ずつの２フイールド
に分けて転送することにより、前記飛び越し走査が行わ
れている。尚以下の説明ではＮＴＳＣ方式について述べ
るがＰＡＬ方式においても同様である。第３図は上記飛
び越し走査の様子を示した例で、実線が１フイールド目
（奇数フィールド）を、点線が２フイールド目（偶数フ
ィールド）を示している。ここで１画面分のメモリ（第
１図のＲＡＭ９４：相当する）を縦２５６横２５６の升
目を有する容量を持つものにし、たが、記憶される画像
データの縦は１．１フイールドの走査線が２５２．５本
であり、同期信号部分を考えるとメモリの縦は２５６あ
れば十分であるため、上記容量に決めである。従って、
２５６　Ｘ２５Ｂのメモリ容量は１フイ一ルド分の画像
データを記憶することができる。このため、画像データ
を前記メモリに取り込むときは奇数又は偶数フィールド
のいずれか１フイ一ルド分を取り込んで前記メモリに書
き込み、読み出し時には奇数フィールドと偶数フィール
ドで同一のデータを読み出して辻棲を合わせている。そ
こで前記メモリから奇数フィールド分と偶数フィールド
分の画像データを読み出した後に、それぞれ別々の処理
を行えば、見掛上、垂直方向の走査線数を２倍にするこ
とができ、メモリの垂直方向の升目を１７２にすること
ができる。

第４図は第２図の例を奇数フィールドと偶数フィールド
に分けて示しな図で、奇数フィールドと偶数フィールド
に分けて処理し、更に、水平方向に対してはメモリのド
ツトを左右に分けて処理している。なお、水平方向に対
してメモリ内のドツトデータを左右に分けて処理するに
は、水平方向の処理周波数をサンプリング周波数の２倍
にすればよい。尚、上記第４図は右上がりの斜線の例を
示しているが、第５図は右下がりの斜線の例を示した図
であり、両図とも補間条件は下表の如くなる。但し、上
記左右とは水平にメモリ内のドツトデータを２個に分け
た左と右のことである。

（以下余白） ここで、第１図に示した回路説明に戻り、パラレルシリ
アル変換器（シフトレジスタ）２０，２１゜２２はそれ
ぞれＲＡＭｅ内の現在読み出し中のラインの上のライン
、現ライン、下のラインの画像データをそれぞれ保持す
る。前記タイミング発生器２６は前記各パラレルシリア
ル変換器２０．２１．２２がＲＡＨｅ内の画像データを
それぞれ上記した如く保持するように前記各パラレルシ
リアル変換器のデータ保持動作タイミングを制御する。

又、この際、ＲＡＩ（９から上、下のラインを読み出す
には垂直カウンタ７から出力されるアドレス信号を現ラ
インのアドレス信号に±１した値にすることにより行わ
れる。

パラレルシリアル変換器２Ｑ、　２１．２２に保持され
た各画像データはシリアルパラレル変換器２３．２４゜
２５に出力されて保持される。シリアルパラレル変換器
２３の出力はアンドゲート１Ｂ、　１９に出力され、シ
リアルパラレル変換器２４の出力はアンドゲート１６、
１８に出力され、シリアルパラレル変換器２５の出力は
アンドゲート１Ｂ、　１７に出力される。即ち、アンド
ゲート１６は現画像データのドツトデータの左と下のド
ツトデータの論理積を、アンドゲート１７は現画像デー
タのドツトデータの右と下のドツトデータの論理積を、
アンドゲート１８は現画像データのドツトデータの上と
左のドツトデータの論理積を、アンドゲート１９は現画
像データのドツトデータの上と右のドツトデータの論理
積をそれぞれとっている。

一方、論理回路１４は、同期分離回路１０から出力され
る複合同期信号及び分周器１３から出力されるクロック
ＣＬＫに基づいて、奇、偶数フィールド分及び半分にし
たドツトデータの左、右の分を出力する上記アンドゲー
ト１６．１７．１８．１９のいずれか１つの出力信号を
、上記第４図又は第５図に示したような補間を行うべく
選択してこれをオアゲート１５に出力する。オアゲート
１５は論理回路１４から出力されたドツトデータとシリ
アルパラレル変換器２４から出力される本来のドツトデ
ータとの論理和をとって、ＲＡＭｅ内から読み出された
本来の画像データの補間を行い、この補間した画像デー
タを重畳回路５に出力する。従って、重畳回＃Ｉ５は加
算器１から入力されるタイトル等の画像が合成されるべ
き画像データに、ＲＡＩ９から読み出し且つ補間処理を
行った画像データを合成して出力する。

本実施例によれば、ＲＡＭ９の２５６　Ｘ２５Ｂの升目
を水平方向に関してはサンプリング周波数を２倍にする
ことにより１／２とし、垂直方向に関しては、ＲＡＭ９
から読み出す奇数フィールドと偶数フィールド分の画像
データに別々の処理を施すことにより１／２として、Ｒ
ＡＩ９のメモリ容量を大きくすることなく、ＲＡＩ４９
に書き込まれている画像データの補間を読み出し時に行
って、ジャギーを軽減させることができる。

「発明の効果］ 以上記述した如く本発明の画像合成装置によれば、メモ
リ容量を大きくすることなくジャギーを軽減することが
できる。

【図面の簡単な説明】

第１図は本発明の画像合成装置の一実施例を示したブロ
ック図、第２図はメモリに入力された斜線データの補間
例を示した図、第３図は飛び越し走査例を示した図、第
４図及び第５図は本発明の方法によりメモリ内の斜線デ
ータを補間する例を示した図、第６図は１フィ４．−ル
ド分の画像データを入力する一般的なメモリの構造例を
示した図、第７図は第６図に示したメモリへの斜線デー
タの書き込み例を示した図、第８図は従来の画像合成装
置の一例を示したブロック図である。 ２・・・比較器 ３　、２３．２４．２５・・・シリアルパラレル変換器
５・・・重畳回路　　　　　　６・・・発振器７・・・
垂直カウンタ　　　　８・・・水平カウンタ９−＝ＲＡ
Ｍ　　　　　　　　１０・・・同期分離回路１４・・・
論理回路　　　　　　１５・・・オアゲート１Ｂ、　１
７．１８．１９・・・アンドゲート２０、２１　２２・
・・パラレルシリアル変換器２６・・・タイミング発生
器 代理人　弁理士　　則　近　憲　佑 同　　宇治　弘 ピ 第２ 図 第３ 図 第４ 図 第５図

Claims (1)

【特許請求の範囲】
1. 画像データをドット単位でメモリに書き込んだ後、この
   メモリから前記画像データを読み出し、この読み出した
   画像データを別途入力される別の画像データに重畳する
   画像合成装置において、前記メモリから画像データを読
   み出す際に、本来読み出すべきアドレスの画像データの
   ドットの他にこの本来読み出すべきアドレスのドットの
   上、下、左、右に隣接して位置する１／４のドットを読
   み出す補間ドット読出し手段と、前記本来の読み出すべ
   きアドレスのドットの前記メモリ内の位置に応じて、前
   記補間ドット読出し手段によって読み出された前記上、
   下、左、右の１／４のドット中から１つを選択して前記
   本来のドットに付加するドット補間手段とを具備したこ
   とを特徴とする画像合成装置。