JPH02249313A - 多重処理型ｃｒｃ符号生成回路 - Google Patents
多重処理型ｃｒｃ符号生成回路Info
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- JPH02249313A JPH02249313A JP7001089A JP7001089A JPH02249313A JP H02249313 A JPH02249313 A JP H02249313A JP 7001089 A JP7001089 A JP 7001089A JP 7001089 A JP7001089 A JP 7001089A JP H02249313 A JPH02249313 A JP H02249313A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 9
- 238000010586 diagram Methods 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多重伝送システムにおける誤り検出符号生成
回路に利用され、特に、回線障害の監視に適したＣＲＣ
（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）
符号伝送方式を採用する伝送端局装置等における回線多
重化信号レベルの多重処理型ＣＲＣ符号生成回路に関す
る。
回路に利用され、特に、回線障害の監視に適したＣＲＣ
（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）
符号伝送方式を採用する伝送端局装置等における回線多
重化信号レベルの多重処理型ＣＲＣ符号生成回路に関す
る。
本発明は多元速度のｎ回線のデータ列に対するＣＲＣ符
号を生成する多重処理型ＣＲＣ符号生成回路において、 ｎ回線のデータ列をｍハイウェイ分とり込み、直並列変
換回路を用いてｍハイウェイ分多重化して一本のデータ
列にし、各回線のＣＲＣ演算を時分割的に多重処理する
ようにすることにより、回路の簡単化を図ったものであ
る。
号を生成する多重処理型ＣＲＣ符号生成回路において、 ｎ回線のデータ列をｍハイウェイ分とり込み、直並列変
換回路を用いてｍハイウェイ分多重化して一本のデータ
列にし、各回線のＣＲＣ演算を時分割的に多重処理する
ようにすることにより、回路の簡単化を図ったものであ
る。
現在、多重回線信号レベルでの回線単位のＣＲＣ符号生
成が行われているが、多重回線のハイウェイの本数だけ
ＣＲＣ演算回路を用意する必要があった。
成が行われているが、多重回線のハイウェイの本数だけ
ＣＲＣ演算回路を用意する必要があった。
第４図はかかる従来のＣＲＣ符号生成回路の一例を示す
ブロック構成図、第５図はそのＣＲＣ演算回路の一例を
示す回路図、および第６図（ａ）〜（ｅ）は第４図の動
作を示すタイムチャートである。
ブロック構成図、第５図はそのＣＲＣ演算回路の一例を
示す回路図、および第６図（ａ）〜（ｅ）は第４図の動
作を示すタイムチャートである。
人力直列信号と、ＣＲＣ演算値保持用のフリップフロッ
プ２２から出力される１サイクル前のＣＲＣ演算値とを
使って、あらたにＣＲＣ演算回路２１により演算された
ＣＲＣ演算値は、再びフリップフロップ２２に保持され
る。また、演算は第一フレームヨり第Ｎフレームまで行
われ、第一フレームから第Ｎフレームの各フレームの各
回線（ＣＨＩ〜ＣＨｒｎ）の演算値は、ｎ〕ビットのＣ
ＲＣ演算値退避用のシフトレジスタ２３に書き込まれる
。ただし、第一フレーム目の各回線の演算のときは、当
該回線を初期化する初期化パルスＰ１を送出することに
より、シフトレジスタ２３からのＣＲＣ演算値をクリア
して、各回線の第一回目から第ｎ回目までの演算を行う
。また、各フレームの各回線（ＣＨＩ〜ＣＨｍ）の第一
回目の演算は、選択回路２４がパルス発生回路２５から
の制御信号によりシフトレジスタ２３側を選択し、前フ
レームからの演算を継続して行う。
プ２２から出力される１サイクル前のＣＲＣ演算値とを
使って、あらたにＣＲＣ演算回路２１により演算された
ＣＲＣ演算値は、再びフリップフロップ２２に保持され
る。また、演算は第一フレームヨり第Ｎフレームまで行
われ、第一フレームから第Ｎフレームの各フレームの各
回線（ＣＨＩ〜ＣＨｒｎ）の演算値は、ｎ〕ビットのＣ
ＲＣ演算値退避用のシフトレジスタ２３に書き込まれる
。ただし、第一フレーム目の各回線の演算のときは、当
該回線を初期化する初期化パルスＰ１を送出することに
より、シフトレジスタ２３からのＣＲＣ演算値をクリア
して、各回線の第一回目から第ｎ回目までの演算を行う
。また、各フレームの各回線（ＣＨＩ〜ＣＨｍ）の第一
回目の演算は、選択回路２４がパルス発生回路２５から
の制御信号によりシフトレジスタ２３側を選択し、前フ
レームからの演算を継続して行う。
なお、第５図は次数Ｋが６の場合のＣＲＣ符号生成多項
式、 ｆ （ｘ） ＝Ｘ８＋ｘ＋ １ の場合の第４図のＣＲＣ演算回路２１の回路例で、２個
のアンド回路と２個の排他的オア回路とを含んでいる。
式、 ｆ （ｘ） ＝Ｘ８＋ｘ＋ １ の場合の第４図のＣＲＣ演算回路２１の回路例で、２個
のアンド回路と２個の排他的オア回路とを含んでいる。
また、第６図（ａ）〜（ｅ）のタイムチャートにおいて
、同図（ａ）はＮマルチフレーム構成のデータ信号、同
図（ｂ）は１マルチフレーム目のデータ信号の詳細図、
同図（Ｃ）はＣＲＣ演算の初期化パルスＰ１、同図（ｄ
）はＣＲＣ演算値退避用のシフトレジスタ２３において
第一フレームから第Ｎフレームまでの各フレームの各回
線（Ｃ）ｉｌ〜ＣＨｍ）の最終演算値をとらえるための
クロック信号、ならびに同図（ｅ）は第一フレームにお
いて、シフトレジスタ２３において出力される各回線（
ＣＨＩ〜ＣＨｍ）の第一フレームから第Ｎフレームまで
の最終演算値、すなわち、ＣＲＣ符号の出力である。こ
こに、ｅｆ１１〜ｅλｍＤ’＝１〜６）はＣＨＩ 〜Ｃ
Ｈｍに対するＣ Ｐ、 Ｃ符号である。
、同図（ａ）はＮマルチフレーム構成のデータ信号、同
図（ｂ）は１マルチフレーム目のデータ信号の詳細図、
同図（Ｃ）はＣＲＣ演算の初期化パルスＰ１、同図（ｄ
）はＣＲＣ演算値退避用のシフトレジスタ２３において
第一フレームから第Ｎフレームまでの各フレームの各回
線（Ｃ）ｉｌ〜ＣＨｍ）の最終演算値をとらえるための
クロック信号、ならびに同図（ｅ）は第一フレームにお
いて、シフトレジスタ２３において出力される各回線（
ＣＨＩ〜ＣＨｍ）の第一フレームから第Ｎフレームまで
の最終演算値、すなわち、ＣＲＣ符号の出力である。こ
こに、ｅｆ１１〜ｅλｍＤ’＝１〜６）はＣＨＩ 〜Ｃ
Ｈｍに対するＣ Ｐ、 Ｃ符号である。
前述した従来の多重処理型ＣＲＣ符号生成回路は、多重
回線の速度か−、元のデータ列について、ＣＲＣ演算の
演算値およびＣＲＣ符号を一時保持する素子として、Ｄ
−フリップフロップおよびシフトレジスタを用いること
により、高速処理力（可能になり、ＣＲＣ演算回路など
のハードウェア規模を小さくすることができたが、多元
速度の回線が多重化された複数ハイウェイのデータ列を
扱う場合には、ハイウェイの本数だけＣＲＣ演算回路を
必要とし、回路が複雑になる欠点がある。
回線の速度か−、元のデータ列について、ＣＲＣ演算の
演算値およびＣＲＣ符号を一時保持する素子として、Ｄ
−フリップフロップおよびシフトレジスタを用いること
により、高速処理力（可能になり、ＣＲＣ演算回路など
のハードウェア規模を小さくすることができたが、多元
速度の回線が多重化された複数ハイウェイのデータ列を
扱う場合には、ハイウェイの本数だけＣＲＣ演算回路を
必要とし、回路が複雑になる欠点がある。
本発明の目的は、前記の欠点を除去することにより、簡
単な回路で多重化された複数のハイウェイのデータ列の
ＣＲＣ符号を生成できる多重処理型ＣＲＣ符号生成回路
を提供することにある。
単な回路で多重化された複数のハイウェイのデータ列の
ＣＲＣ符号を生成できる多重処理型ＣＲＣ符号生成回路
を提供することにある。
本発明は、多元速度の回線速度のｎ回線（ｎは自然数）
のデータ列に対するＣＲＣ符号を生成する手段を備えた
多重処理型ＣＲＣ符号生成回路において、ｎ回線のデー
タ列をｍハイウェイ分（ｍは自然数）とり込みｍハイウ
ェイ分多重化して１本のデータ列にする直並列変換回路
と、この多重化されたデータ列の一回前の前記回線のＣ
ＲＣ演算値と、ＣＲＣ演算を行う各回線のデータ列の先
頭フレームで当該回線を初期化する初期化パルスとを入
力し演算を行いにビットのＣＲＣ演算値を出力するＣＲ
Ｃ演算回路と、このＣＲＣ演算回路から出力されるＣＲ
Ｃ演算値を一時記憶するメモリと、各フレームの各回線
のＣＲＣ演算値の最終値を退避するシフトレジスタと、
各回線のデータブロックの第一ビット目を示す制御パル
スを出力するパルス発生回路と、前記メモリの出力およ
び前記シフトレジスタの出力を入力し、前記ＣＲＣ演算
回路に対する一回前のＣＲＣ演算値出力として常時前記
メモリの出力を出力し、前記制御パルスが人力されたと
きには前記シフトレジスタの出力を選択出力する選択回
路とを（脂えたことを特徴とする。
のデータ列に対するＣＲＣ符号を生成する手段を備えた
多重処理型ＣＲＣ符号生成回路において、ｎ回線のデー
タ列をｍハイウェイ分（ｍは自然数）とり込みｍハイウ
ェイ分多重化して１本のデータ列にする直並列変換回路
と、この多重化されたデータ列の一回前の前記回線のＣ
ＲＣ演算値と、ＣＲＣ演算を行う各回線のデータ列の先
頭フレームで当該回線を初期化する初期化パルスとを入
力し演算を行いにビットのＣＲＣ演算値を出力するＣＲ
Ｃ演算回路と、このＣＲＣ演算回路から出力されるＣＲ
Ｃ演算値を一時記憶するメモリと、各フレームの各回線
のＣＲＣ演算値の最終値を退避するシフトレジスタと、
各回線のデータブロックの第一ビット目を示す制御パル
スを出力するパルス発生回路と、前記メモリの出力およ
び前記シフトレジスタの出力を入力し、前記ＣＲＣ演算
回路に対する一回前のＣＲＣ演算値出力として常時前記
メモリの出力を出力し、前記制御パルスが人力されたと
きには前記シフトレジスタの出力を選択出力する選択回
路とを（脂えたことを特徴とする。
直並列変換回路は、ｎ回線のデータ列をｍ／・イウエイ
分とり込み、時分割多重化して１本のデータ列とする。
分とり込み、時分割多重化して１本のデータ列とする。
そして、ＣＲＣ演算回路、メモリ、シフトレジスタ、パ
ルス発生回路、ならびに選択回路は、この時分割多重化
されたデータ列について、その各回線のＣＲＣ演算を時
分割的に多重処理する。
ルス発生回路、ならびに選択回路は、この時分割多重化
されたデータ列について、その各回線のＣＲＣ演算を時
分割的に多重処理する。
従って、各回線ごとにＣＲＣ演算回路を設けることなく
一つのＣＲＣ演算回路でもってＣＲＣ符号を生成でき、
回路の簡単化を図ることが可能となる。
一つのＣＲＣ演算回路でもってＣＲＣ符号を生成でき、
回路の簡単化を図ることが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック構成図である
。
。
本実施例は、ｎ回線のデータ列をｍハイウェイ分とり込
みｍハイウェイ分多重化して１本のデータ列にする直並
列変換回路１１と、この多重化されたデータ列の一回前
の前記回線のＣＲＣ演算値と、ＣＲＣ演算を行う各回線
のデータ列の先頭フレームで当該回線を初期化する初期
化パルスＰ１とを人力し演算を行いにビットのＣＲＣ演
算値を出力するＣＲＣ演算回路１２と、このＣＲＣ演算
回路１２から出力されるＣＲＣ演算値を一時記憶するメ
モリ１３およびそのアドレスカウンタ１４と、そのＣＲ
Ｃ演算値をメモリ１３に導くゲート回路１５と、各フ１
／−ムの各回線のＣＲＣ演算値の最終値を退避するゲー
ト回路１６およびシフトレジスタ１７と、各回線のデー
タブロックの第一ビット目を示す制御パルスを出力する
パルス発生回路１９と、メモリ１３の出力およびシフト
レジスタ１７の出力を人力し、ＣＲＣ演算回路１２に対
する一回前のＣＲＣ演算１直出力として常時メモリ１３
の出力を出力し、パルス発生回路１９からの前記制御パ
ルスが入力されたときにはンフトレジスタ１７の出力を
選択出力する選択回路１８とを備えている。
みｍハイウェイ分多重化して１本のデータ列にする直並
列変換回路１１と、この多重化されたデータ列の一回前
の前記回線のＣＲＣ演算値と、ＣＲＣ演算を行う各回線
のデータ列の先頭フレームで当該回線を初期化する初期
化パルスＰ１とを人力し演算を行いにビットのＣＲＣ演
算値を出力するＣＲＣ演算回路１２と、このＣＲＣ演算
回路１２から出力されるＣＲＣ演算値を一時記憶するメ
モリ１３およびそのアドレスカウンタ１４と、そのＣＲ
Ｃ演算値をメモリ１３に導くゲート回路１５と、各フ１
／−ムの各回線のＣＲＣ演算値の最終値を退避するゲー
ト回路１６およびシフトレジスタ１７と、各回線のデー
タブロックの第一ビット目を示す制御パルスを出力する
パルス発生回路１９と、メモリ１３の出力およびシフト
レジスタ１７の出力を人力し、ＣＲＣ演算回路１２に対
する一回前のＣＲＣ演算１直出力として常時メモリ１３
の出力を出力し、パルス発生回路１９からの前記制御パ
ルスが入力されたときにはンフトレジスタ１７の出力を
選択出力する選択回路１８とを備えている。
本発明の特徴は、第１図において、直並列変換回路１１
を設け、時分割多重化された複数の回線データ列を時分
割多重処理を行うように、ＣＲＣ演算回路１２、メモリ
１３、シフトレジスタ１７、選択回路１８、ならびにパ
ルス発生回路１９を構成したことにある。
を設け、時分割多重化された複数の回線データ列を時分
割多重処理を行うように、ＣＲＣ演算回路１２、メモリ
１３、シフトレジスタ１７、選択回路１８、ならびにパ
ルス発生回路１９を構成したことにある。
第２図は次数Ｋが６の場合のＣＲＣ符号生成多項式、
ｆ （ｘ） ＝Ｘ６＋Ｘ＋１
の場合の第１図のＣＲＣ演算回路１１の回路例を示す回
路図で、６個のアンド回路と１２個の排他的オア回路と
を含んでいる。
路図で、６個のアンド回路と１２個の排他的オア回路と
を含んでいる。
次に、第２図の回路および第３図（ａ）〜（ｆ）に示す
タイムチャートを参照して本実施例の動作について説明
する。
タイムチャートを参照して本実施例の動作について説明
する。
Ｐ本の入力直列信号が直並列変換回路１１を通って、８
ビツトに変換された並列データｇ−ｎと、ＣＲＣ演算値
保持用のメモリ１３から出力される１サイクル前までの
ＣＲＣ演算値ａ−ｆとを使って、新たにＣＲＣ演算回路
１２により演算されたＣＲＣ演算値ａ′〜ｆ′は、再び
ゲート回路１５を介してメモリ１３に保持される。ＣＲ
Ｃ演算は、第一フレー４よｌｌ：ｌｉＮフレームまで行
われ、第一フレ−４の各回線（ＣＨＩ〜ＣＨｍ）の最終
演算値、すなわちＣＲＣ符号はゲート回路１６を介して
ｍビットのＣＲＣ演算値退避用のシフトレジスタ１７に
書き込まれる。ただし、第一フレーム目の各回線の最初
の演算のときは、ＣＲＣ演算の初期化パルスＰ１を送出
することにより、シフトレジスタ１７からのＣＲＣ演算
値をクリアして、各回線の第一回目の演算を行う。また
各フレームの各回線（ＣＨＩ〜ＣＨｍ）の第一回目の演
算は、パルス発生回路１９からの制御信号により、選択
回路１８がシフトレジスタ１７側を選択し、前フレーム
からの演算を継続して行う。
ビツトに変換された並列データｇ−ｎと、ＣＲＣ演算値
保持用のメモリ１３から出力される１サイクル前までの
ＣＲＣ演算値ａ−ｆとを使って、新たにＣＲＣ演算回路
１２により演算されたＣＲＣ演算値ａ′〜ｆ′は、再び
ゲート回路１５を介してメモリ１３に保持される。ＣＲ
Ｃ演算は、第一フレー４よｌｌ：ｌｉＮフレームまで行
われ、第一フレ−４の各回線（ＣＨＩ〜ＣＨｍ）の最終
演算値、すなわちＣＲＣ符号はゲート回路１６を介して
ｍビットのＣＲＣ演算値退避用のシフトレジスタ１７に
書き込まれる。ただし、第一フレーム目の各回線の最初
の演算のときは、ＣＲＣ演算の初期化パルスＰ１を送出
することにより、シフトレジスタ１７からのＣＲＣ演算
値をクリアして、各回線の第一回目の演算を行う。また
各フレームの各回線（ＣＨＩ〜ＣＨｍ）の第一回目の演
算は、パルス発生回路１９からの制御信号により、選択
回路１８がシフトレジスタ１７側を選択し、前フレーム
からの演算を継続して行う。
第３図（ａ）〜げ）のタイムチャートにおいて、同図（
ａ）はＮマルチフレーム構成のデータ信号、同図ら）は
１マルチフレーム目のデータ信号の詳細図、同図（Ｃ）
は８ビツトに直並列変換された並列データ、同図（ｄ）
はＣＲＣ演算の初期化パルスＰ１、同図（ｅ）はＣＲＣ
演算値退避用のシフトレジスタ１７において、第一フレ
ームから第Ｎフレームまでの各ハイウェイ各回線（ＣＨ
Ｉ〜ｃｕｍ＞の最終演算値を与えるためのラッチパルス
、ならびに同図（ｆ）は第一フレームにおいて、シフト
レジスタ１７から出力される各ハイウェイ各回線（ＣＨ
Ｉ〜ＣＨｍ）の第一フレームから第Ｎフレームまでの最
終演算値、すなわちＣＲＣ符号の出力である。ここに、
ｅ９１〜ｅｌｔ＋ （ｎ＝１〜６）はＣＨ１〜ＣＨｍ
に対するＣＲＣ符号である。
ａ）はＮマルチフレーム構成のデータ信号、同図ら）は
１マルチフレーム目のデータ信号の詳細図、同図（Ｃ）
は８ビツトに直並列変換された並列データ、同図（ｄ）
はＣＲＣ演算の初期化パルスＰ１、同図（ｅ）はＣＲＣ
演算値退避用のシフトレジスタ１７において、第一フレ
ームから第Ｎフレームまでの各ハイウェイ各回線（ＣＨ
Ｉ〜ｃｕｍ＞の最終演算値を与えるためのラッチパルス
、ならびに同図（ｆ）は第一フレームにおいて、シフト
レジスタ１７から出力される各ハイウェイ各回線（ＣＨ
Ｉ〜ＣＨｍ）の第一フレームから第Ｎフレームまでの最
終演算値、すなわちＣＲＣ符号の出力である。ここに、
ｅ９１〜ｅｌｔ＋ （ｎ＝１〜６）はＣＨ１〜ＣＨｍ
に対するＣＲＣ符号である。
以上説明したように、本発明は、多元速度のビットレー
トの信号を多重化した複数の本数の信号に対して、直並
列変換回路を用いて、シリアルなデータ列にし、その各
回線のＣＲＣ演算を時分割的に多重処理することにより
、従来同一速度の回線の多重化された複数ハイウェイの
データ列を演算するのにハイウェイの本数だけＣＲＣ演
算回路を用意する必要があったのに対して、ハードウェ
ア規模を小さくすることができ、経済性を向上する効果
がある。
トの信号を多重化した複数の本数の信号に対して、直並
列変換回路を用いて、シリアルなデータ列にし、その各
回線のＣＲＣ演算を時分割的に多重処理することにより
、従来同一速度の回線の多重化された複数ハイウェイの
データ列を演算するのにハイウェイの本数だけＣＲＣ演
算回路を用意する必要があったのに対して、ハードウェ
ア規模を小さくすることができ、経済性を向上する効果
がある。
第１図は本発明の一実施例を示すブロック構成図。
第２図はそのＣＲＣ演算回路の一例を示す回路図。
第３図（ａ）〜（ｆ）は第１図の動作を示すタイムチャ
ート。 第４図は従来例を示すブロック構成図。 第５図はそのＣＲＣ演算回路の一例を示す回路図。 第６図（ａ）〜（ｅ）は第４図の動作を示すタイムチャ
ート。 １１・・・直並列変換回路、１２．２１・・・ＣＲＣ演
算回路、１３・・・メモリ、１４・・・アドレスカウン
タ、１５．１６・・・ゲート回路、１７．２３・・・シ
フトレジスタ、１８．２４・・・選択回路、１９．２５
・・・パルス発生回路、２２・・・フリップフロップ。 実、墓例 （ＣＲＣン寅筆ロ弓塔） 菖 ２ 回
ート。 第４図は従来例を示すブロック構成図。 第５図はそのＣＲＣ演算回路の一例を示す回路図。 第６図（ａ）〜（ｅ）は第４図の動作を示すタイムチャ
ート。 １１・・・直並列変換回路、１２．２１・・・ＣＲＣ演
算回路、１３・・・メモリ、１４・・・アドレスカウン
タ、１５．１６・・・ゲート回路、１７．２３・・・シ
フトレジスタ、１８．２４・・・選択回路、１９．２５
・・・パルス発生回路、２２・・・フリップフロップ。 実、墓例 （ＣＲＣン寅筆ロ弓塔） 菖 ２ 回
Claims (1)
- 【特許請求の範囲】 １、多元速度の回線速度のｎ回線（ｎは自然数）のデー
タ列に対するＣＲＣ符号を生成する手段を備えた多重処
理型ＣＲＣ符号生成回路において、ｎ回線のデータ列を
ｍハイウェイ分（ｍは自然数）とり込みｍハイウェイ分
多重化して１本のデータ列にする直並列変換回路と、 この多重化されたデータ列の一回前の前記回線のＣＲＣ
演算値と、ＣＲＣ演算を行う各回線のデータ列の先頭フ
レームで当該回線を初期化する初期化パルスとを入力し
演算を行いＫビットのＣＲＣ演算値を出力するＣＲＣ演
算回路と、 このＣＲＣ演算回路から出力されるＣＲＣ演算値を一時
記憶するメモリと、 各フレームの各回線のＣＲＣ演算値の最終値を退避する
シフトレジスタと、 各回線のデータブロックの第一ビット目を示す制御パル
スを出力するパルス発生回路と、 前記メモリの出力および前記シフトレジスタの出力を入
力し、前記ＣＲＣ演算回路に対する一回前のＣＲＣ演算
値出力として常時前記メモリの出力を出力し、前記制御
パルスが入力されたときには前記シフトレジスタの出力
を選択出力する選択回路と を備えたことを特徴とする多重処理型ＣＲＣ符号生成回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7001089A JPH02249313A (ja) | 1989-03-22 | 1989-03-22 | 多重処理型ｃｒｃ符号生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7001089A JPH02249313A (ja) | 1989-03-22 | 1989-03-22 | 多重処理型ｃｒｃ符号生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02249313A true JPH02249313A (ja) | 1990-10-05 |
Family
ID=13419204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7001089A Pending JPH02249313A (ja) | 1989-03-22 | 1989-03-22 | 多重処理型ｃｒｃ符号生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02249313A (ja) |
-
1989
- 1989-03-22 JP JP7001089A patent/JPH02249313A/ja active Pending
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