JPH022451A - マルチプロセッサ構造体のための相互接続システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 第１図は、本発明により構成されるバスシステムを利用
するマルチプロセッサコンピュータを図示するものであ
る。マルチプロセッサシステムは複数のプロセッサ、セ
ルおよびドメインから階層構成されるものである。プロ
セッシングセル０〜３の各々は、第２図に関連して以下
に説明されるように、一つのプロセッサおよびキャッシ
ュメモリを備える。セルＯ〜３は、セル相互接続部１０
〜１３およびバス８により相互接続され、それにより集
合的にドメイン０が形成される。ドメインは、完全なシ
ステムを形成するために、順次ドメイン相互接続部（図
示せず）により相互接続が行なわれる。　セル相互接続
部の構造は第４図および第５図に関連して後述し、そし
て図示のマルチプロセッサシステムの構造および動作は
、参照のためこれに合体せる米国特許出願 第　　　　　号明細書にてより詳細に説明される。

第２図は、プロセッサ５０とキャッシュ４ｏとセル相互
接続部１０とを備えるプロセッシングセル０の構成要素
を図示するものである。プロセッサ５０とキャッシュ４
０とセル相互接続部１０との間を通るデータ信号、パリ
ティ信号および制御信号が第２図に図示されている。各
信号に関連のデータバス幅ないしデータ経路幅が括弧内
の数字で示されている。たとえば、セル相互接続部１０
とキャッシュ４０との間を通るキャッシュデータ信号（
ｃａｃｈｅ　ｄａｔａ　（６４））は、キャッシュ４０
とプロセッサ５０との間を通るプロセッサデータ信号（
ｐ　ｄａｔａ　（６４）　）と同様に、６４ビツトのデ
ータバス幅ないしデータ経路幅を有する。

第２図に図示されているように、セル相互接続部１０が
、ドメインデータ信号（ｄｍｎ　ｄａｔａ）　、　ドメ
インパリティ信号（ｄｍｎ−ｐａｒｉｔｙ）と、ドメイ
ン空信号（ｄｍｎ　ｅｍｐｔｙ）と、ドメインヘッダ信
号（ｄｍｎ　ｈｄｒ）と、ドメインセルアドレス信号（
ｄｍｎ　ｃｅｌｌ　ａｄｄｒ）と、ドメインクロック信
号（ｄｍｎ　ｃｌｋ５０）　（以下で詳細に説明する）
を受信および送信する。さらにセル相互接続部１０は、
第２図に図示されるように、キャッシュ調整、キャッシ
ュルート指定、キャッシュオペレーション、およびキャ
ッシュパリティ信号を処理する。

セル相互接続部１０の構成は、第４図に関連して後に詳
細に説明する。さらに、キャッシュ４０およびプロセッ
サ５０の論理構成要素および構造は、米国特許箱　　　
　　号明細書を参照することにより理解が得られよう、
セル相互接続部１０は、第３図に図示されるような複数
セル形ドメインへセル０の相互接続を提供する。

第３図は、リングＡおよびリングＢとして組織されるデ
ュアルリングバスにて、本発明に従って相互接続される
セルＯないし９を包含する１０個のセルドメインの形態
を図示するものである。複数のリングを利用することは
本発明の重要な特徴の一つであり、一つの場所の構成要
素が故障しても、システムの動作の継続を可能とし、相
互接続システムの帯域幅を増加させる。２つのリングＡ
およびＢを利用する本発明の好ましい実行例では、リン
グＡはメモリの偶数ページアドレスを含む転送について
構成され、リングＢはメモリの奇数ページアドレスを含
む転送について構成される。このインターリーブ動作モ
ードは以後詳述する。当業者であれば、本発明は、２つ
以上のリングを有する例で実行可能であることが理解さ
れよう。

リングＡおよびＢは、第３図に図示されているように、
データバス幅が１２８ビツトの複数のデータ記憶段を有
する好ましくは５０ＭＨｚの同期シフトレジスタである
。セル０〜９は各々、関連の２つのセル相互接続部を通
じてリングＡおよびＢと連絡を行なう、第３図に図示さ
れているように、セル相互接続部１０〜１９が、セルＯ
〜９をそれぞれリングＢへ接続し、セル相互接続部２０
〜２９はセル０〜９をそれぞれリングＡへ接続する。

好ましいセル相互接続構造体が第４図に図示されている
。２つのセル相互接続ユニット７２．７３および２つの
６４Ｋｘ４スタティックＲＡＭ７０．７１が、単一のセ
ル相互接続部２ｏを形成するために対構成が行なわれる
。同様に、セル相互接続ユニット６２．６３およびスタ
ティックＲＡＭ６０．６１がセル相互接続部１０を形成
するのに利用される。各セル相互接続ユニットが、その
セルからそれぞれのリングへ２つの６４ビツトのデータ
接続（ｄｍｎ　ｄａｔａ）をそしてそのセルキャッシュ
バスヘーつの６４ビット接系売（ｃａｃｈｅ　ｄａｔａ
）を提供する。この種のセルキャッシュバスの構成およ
び動作は米国特許出願箱　　　　号で説明されている。

セル相互接続部は、これらの接続を通じて、セルと各リ
ングとの間で種々の要求および種々の応答の移動が行な
われる。

各セル相互接続部のリング接続部は集合的に入力ポート
および出力ポートを形成する。動作を説明すると、各セ
ル相互接続部は、（４つのラッチを備える）２つの段を
通じてその入力ポートへのデータの移動を行ない、任意
のセル相互接続ユニットの動作により必要とされるに応
じて、データを修正し、データをその出力ポートへ提示
する。

したがって、複数のセル相互接続部が一つのループにて
リンクされるとき、遅延段は、リングＡまたはリングＢ
のようなあるシフトレジスタを形成する。各セル相互接
続部は、そのリングの前のセル相互接続部からデータを
受信しそしてデータを次のセル相互接続部へ転送する。

後に詳細に説明される挿入および抽出プロトコルにより
セル相互接続部がセル間でデータを通過することが許容
される。

第４図に図示されるように、各セル相互接続部は、状態
ビットを記憶するため関連のスタティックＲＡＭおよび
２つのセル相互接続ユニットにより形成される。各セル
相互接続ユニットは引き続き複数の集積回路から構成さ
れる。セル相互接続ユニット７２を形成する集積回路は
第５図に描像されている。

セル相互接続部のキャッシュバス接続部は２方向性イン
タフエースである。セル相互接続部はキャッシュバスか
らデータを受信してリングへ送りまたリングから受信す
るデータを、キャッシュ制御ユニットまたはドメインル
ート指定ユニットによるサービスが行なわれるキャッシ
ュバスへ送る。好ましいキャーツシュ制御およびドメイ
ンルート指定ユニットの構造および動作が米国特許出願
箱　　　　　号明細書に述べられている。

第６図に図示されているように、各セル相互接続部は、
２つのシフトレジスタ段をリングＡおよびＢのシフトレ
ジスタ構造に供する。たとえば、第６図に図示されるよ
うなリングＡおよびＢなどの１０個のセル相互接続部を
付帯するリングが２０個のパイプライン段から構成され
る。各パイプライン段は、一つのデータワードを表示す
る情報表示信号を選択的に記憶および転送可能である。

全てのデータワードは、与えられる単位クロックサイク
ル当り一段の速度で並列進行することによりリングを循
環する。これが、バスで、各セルによる各データワード
の出所（ソース）および行先の一意識別と各データワー
ドごとの適当な処理ステップの決定とが許容される本発
明の特徴の一つである。好ましいクロック信号分配形態
の一つの例が第７図に描像されている。

本発明によれば、セル相互接続ユニット７２は、周辺ユ
ニット８ｏと、セル相互接続ユニットタグユニット８１
と、スタティックＲＡＭ制御ユニット８２と、キャッシ
ュバス制御ユニット８３と、セル相互接続ユニットデー
タバスユニット８４と、セル相互接続ユニットマスター
制御ユニット８５と、セル相互接続ユニットディレクト
リユニット８６とから構成される。第５図に図示される
集積回路は、ラッチ、先入先出（ＦＩＦＯ）バッファ、
マルチプレクサ（ＭＩＸ）およびそのほかの従来の種々
の論理要素を包含する。

特に、セル相互接続ユニットデータバス回路８４に関連
のセル相互接続ユニットデータバスは、低および高キャ
ッシュグループユニットと、抽出先入先出ユニットと挿
入先入先出ユニットとを含む３６ビツト幅のデータバス
である。これらの４つのユニットは集合的に （Ｉ）アドレス探索のため、リングＡおよびＢにより相
互接続が行なわれるドメインとキャッシュバスとからデ
ィレクトリユニットへアドレスを移動し、 （ＩＩ）各セル相互接続ユニットの２つのパイプライン
段を通じてパケットを移動し、 （ＩＩ＋）ドメインからキャッシュバスへパケットを移
動し、 （ＩＶ）キャッシュバスからパケットをドメインヘ移動
するためのバスを提供する。

低キャッシュグループユニットおよび高キャッシュグル
ープユニットは、探索のために、十分なアドレスをセル
相互接続ユニットディレクトリ回路８６へ導きそしてデ
ィレクトリ（登録）項目の修正を行なう、特に、キャッ
シュグループユニットは、探索操作のために、ドメイン
、キャッシュまたは再循環アドレスを通すことができ、
そして登録項目を修正でき、そしてセル相互接続ユニッ
トディレクトリ回路８６から関連のキャッシュバスへデ
ータを移動できる。

抽出先入先出ユニットは、セル相互接続ユニットドメイ
ン入力から保持レジスタファイルへデータを移動し引き
続きデータを関連のキャッシュバスへ通過する。挿入先
入先出ユニットはキャッシュバス入力から保持レジスタ
ファイルへデータを移動し、引き続き、このデータをセ
ル相互接続ユニットドメイン出力へ通過する。さらに、
挿入先人先出ユニットはリングＡおよびＢにより形成さ
れるドメインでパケットの修正を行なう、セル相互接続
ユニットデータバスユニット８４に関連のデータバス制
御部はマスター制御ユニット８５から種々のコマンドを
受信し、そしてこれらのコマンドを、セル相互接続ユニ
ットデータバスの要素が使用するためのコマンド信号に
変換する。

セル相互接続ユニット７２のトップレベル制御がセル相
互接続ユニットマスター制御回路８５、スタティックＲ
ＡＭ制御回路８２およびキャッシュバス制御回路８３に
より管理される。マスター制御回路８５は、パケットヘ
ッダ（ＰＡＣＫＥＴＨＥＡＤＥＲ）および空状態（ＥＭ
ＰＴＹ　５ＴＡＴｔｌＳ）ビットを受容し、そして、ア
ドレス探索を遂行するために、デイレクトリブロックへ
順序付は動作を行なう、マスター制御回路８５は、以下
に詳述される、通過（ＰＡＳＳ）　、抽出（ＥＸＴＲＡ
ＣＴ）　オＪ：　ヒ挿入（ＩＮＳＥＲＴ）動作のいずれ
が適当かどうかを決定するために、これら探索動作の結
果を利用する。マスター制御回路８５はセル相互接続ユ
ニットデータバス回路８４およびキャッシュバス制御回
路８３からの信号に基いてこれらの動作を実行する。

スタティックＲＡＭ制御回路８２は、セル相互接続ユニ
ット７２により使用されそして第４図に図示される外部
スタティックＲＡＭ７０および７１のアドレッシングを
行なうための制御信号を発生する。キャッシュバス制御
回路８３は米国特許出願筒　　　　　号明細書で説明さ
れているように、キャッシュバスで、調整およびフロー
制御を管理する。キャッシュバス制御回路８３はマスタ
ー制御回路８５からコマンド信号を受信し順次マスター
制御回路８５ヘステータス報告信号を送信する。

皆　およびフィールド 第７図が図示するように、クロック発生器３０が発生す
る単一ドメインクロック信号（ｈ、１）が、リングＡお
よびＢにより形成される全ドメイン相互接続部へ配分さ
れる。ドメインクロック信号（ｈ、１）が５０ｍｈｚの
同期タイミング情報を、リングＡおよびＢが形成するド
メイン相互接続部内のセル相互接続部へ提供する。

ドメインクロック信号（ｈ、１）を適当に配分すること
により、たとえばセル４に対応するセル相互接続部１４
などのあるセル相互接続部についての実効クロックスキ
ューは、このセル相互接続部の入力段１４．０および直
前のセル相互接続部（セル２）とその出力段１４．１お
よび次のセル（セル６）との間のクロックスキューであ
る０本発明の重要な利益が、クロックスキューが累積的
でなくそしてセル相互接続部間の伝播時間がセル相互接
続部または段の数に依存しないことである。

基本的な結果は、ドメイン相互接続部のクロックサイク
ル時間（すなわち、クロック周波数の逆数）は単に２つ
の隣接セル相互接続部間のサイクル時間であることであ
る。セル相互接続部の数の増加に応じて、クロックサイ
クル時間は増加せずまた周波数は減少しない、かくして
、リングのセル相互接続部の数が増加するに応じて、リ
ングを通ずる動作の束は一定であり、一つの完全なバス
サイクル中に実行できるバス動作の数は直線的に増加す
る。これが、マルチプロセッサ構造に理想的に適合せら
れる本発明の重要な特徴である。

本発明に従って構成されるドメイン相互接続部の高速性
は、２つの位相幾何学的因子により強化される。第１に
、各セル相互接続部の出力段（すなわち２番目の段）は
単一の負荷（隣のセル相互接続部の入力段）をドライブ
する。第２に各セル相互接続部はその２つの隣接セル相
互接続部への接続のみ必要とされ、直接接続されるすべ
てのセル相互接続部の接近が許容される。隣り合うセル
間の非常に短い物理的距離と絶対最小限の負荷動作との
組合せはセル相互接続部間の伝播時間を可能な限り最小
限なものとする。

第７図に関連する上述の例は同期クロックを利用するも
のであるが、本発明は、非同期式またはセルフタイム式
のクロック形態を付帯せる接続で実行できることは当業
者であれば理解されよう。

本発明によれば、ある任意のリングを通じて循環するデ
ータが、１０個のシフトレジスタリング段に対応する１
０個のデータワードのデータパケットに分割される。シ
フトレジスタの数は、データパケットのデータワードの
数の正確な倍数でなければならない、たとえば、単位セ
ル当り２つのレジスタ段および２０個のセルを付帯せる
リングが与えられると、リングは４ｏ段から構成される
。かくして、４つの１０ワードパケツトがこのリングに
同時に転送可能である。この性質は以下の表１に一般化
されている。

圧−ユ セル相互　　　　　段の数　　　パケットの数接続部の
数 本発明は、第８図に図示のパケット形態に関連して好ま
しく実行が行なわれる。第８図に図示されるように、各
半分の第１のデータワードはアドレスであり、第２のデ
ータワードはコマンドであり、残余のデータワードはデ
ータである。当業者であれば、代替えのパケット形態が
可能でありまた本発明の技術思想内にあることは理解さ
れよう。

上述の動作に加えて、セル相互接続部はパケットのコマ
ンドフィールドを修正できる。たとえば、セル相互接続
部が、リングからパケットを複写しそしてコマンドフィ
ールドを空（ＥＭＰＴＹ）へ変更することによりあるパ
ケットを抽出できる０代替え的に、もしセル相互接続部
がパケットを単に複写し、コマンドフィールドは非変更
のままとされるならば、リングを通じてのパケットの循
環の継続が許容されよう。

すべてのパケットがただ一度だけドメイン相互接続部を
通じて循環する。この性質は、各操作が同様のセル相互
接続部により生成されそして後退される操作上のプロト
コルから生ずるものである。応答データを付加するため
にあるパケットを抽出するセルが後にこのパケットを再
度挿入しなければならない。

セル相互接続ユニットがパケットで遂行できる操作には
かくして次のものが含まれる。

パケット通過：　　セル相互接続ユニットは、（ＰＡＳ
Ｓ　ＰＡＣＫＥＴ）　　セル相互接続部が何ら知識を持
たないアドレスをパケット が特定するならば、何らの修 正をも行なうことなく、その リング入力からそのリング出 力へとパケットを通過させ る。

パケット抽出：　　セル相互接続ユニットは、（ＥＸＴ
ＲＡＣＴ　ＰＡＣＫＥＴ）　　セル相互接続ユニットが
リングに対して行なうある要求を パケットが表示するかまたは セル相互接続ユニットが行為 を行なわなければならないあ るアドレスを包含するなら キャッシュバスへ のパケットの送信 （ｓＥＮＤ　ＰＡＣＫＥＴ　ＴＯ Ｔ）ＩＥ　ＣＡＣ）ＩＥ　Ｂｕｓ） キャッシュバスか らのパケットの受 イ言　（ＲＥＣＥＩＶＥ　　ＰＡＣに ＥＴ　ＦＲＯＭ　ＣＡ（ＩＩＥ　８０ Ｓ） ば、リングからパケットを抽 出する。セル相互接続ユニッ トがリングからパケットを抽 出するとき、抽出を指示する ために、パケットのコマンド を修正する。

セル相互接続ユニットは、 それがリングから抽出する各 パケットをキャッシュコント ローラによるサービスのため キャッシュバスへ送信する。

キャッシュコントローラは リングへの挿入のため、パ ケラトをセル相互接続ユニッ トへ送信できる。セル相互液 続ユニットはこれらのパケッ トを受信しそしてこれらのパ ケラトがリングへ挿入できる までパケットを保持する。

パケット挿入　　　　セル相互接続ユニットは、（ＩＮ
ＳＥＲＴ　ＰＡＣＫＥＴ）　　それが挿入待ちのパケッ
トを有しそして現在のリングパケ ットが空（ＥＭＰＴＹ）としてマー ク付けされるときはいつでも パケットをリングへ挿入す る。

本発明の好ましい例において、リングＡおよびＢにより
形成されるドメイン相互接続部は、ドメインフィールド
およびセル相互接続ユニットフィールドと呼称される２
組のフィールドを支援する。ドメインフィールドは、リ
ングを形成する一つのセル相互接続部から次のセル相互
接続部へのシリアル接続により確定される。各セル相互
接続部は、第４図で示されるように、ドメインフィール
ドのため別々の受信ボートと送信ポートとを有する。セ
ル相互接続ユニットフィールドは、セルのセル相互接続
ユニット間の連絡を与える。ドメインフィールドは以下
の表２に要約される。

敷−ユ　ドメインフィールド ドメインデータ　　　　　　　ＤＯＭＡＩＮ　ＤＡＴＡ
ドメイン誤り訂正コード　　　ＤＯＭＡＩＮ　ＥＣＣド
メインヘッダ　　　　　　　ＤＯＭＡＩＮ　ＨＥＡＤＥ
Ｒドメインクロック　　　　　　ＤＯＭＡＩＮ　ＣＬＯ
ＣＫセル相互接続　　　　　　　　（ＩＯ１０ユニツト
識別 セル相互接Ｖｃ：Ｌニット（ＩＯＣＥＬＬ　ＡＤＤＲＥ
ＳＳセルアドレス セル相互接続ユニット　　　　Ｃ１ｔｌ　ＥＸＴＲＡＣ
Ｔ抽出 ドメインデータフィールドおよびドメイン誤り訂正コー
ドフィールドは、リング動作のデータの移動に責任を負
うものである。各動作は１０のドメインバス転送の一パ
ケット方式で行なわれる。

ドメインヘッダフィールドは一つの動作の開始をマーク
付けする。ドメインクロックフィールドは、第７図に図
示されるクロック発生器と協働してシフトレジスタ構造
体にタイミングを提供するものである。セル相互接続ユ
ニット識別フィールドは、ある任意の転送で包含される
セル相互接続ユニットの形を識別するものである。セル
相互接続ユニットセルアドレスフィールドは、セルのド
メイン局所アドレスを識別するものである。セル相互接
続手段ユニット抽出フィールドは、セル相互接続ユニッ
ト間で情報を伝えるものである。

動作を説明すると、ドメインデータフィールドは、ある
動作に対応するデータ情報、アドレスおよびコマンドを
送信する。ドメインデータフィールドの形態は、最初が
アドレス、次にコマンド、最後が８つのデータ値（その
うちの一つまたはそれ以上のものが空であってもよい）
からなるものである。

ドメイン誤り訂正コードフィールドは、各ドメインデー
タ転送ごとにハミング（Ｈａｍｍｉｎｇ）に基く誤り訂
正コード（ＥＣ（Ｉ　ワードを送信するものである。ド
メイン誤り訂正コードは、セル相互接続ユニットによっ
て検査または発生されず、変更を受けずに目標のユニッ
トへ通過される。

ドメインヘッダフィールドは、パケットの第１のワード
として、現在のドメインデータ転送での任意のワードを
指示するものである。

ドメイン構造体またはドメインパワーコントローラによ
るドメインリセット信号（ＤＯＭＡＩＮＲＥＳＥＴ）の
主張によって、各セル相互接続ユニットおよびこれに対
応するセルはリセット状態に入る。リセット状態は米国
特許出願箱　　　　　号明細書で説明されている。

セルによるセルリセット（ｃＥＬＬ　ＲＥＳＥＴ）の主
張によって、これに対応するセルおよびセル相互接続部
がリセットとなる。リセットのとき、セル相互接続部は
パケット通過（ＰＡＳＳ　ＰＡＣＫＥＴ）動作のみ遂行
する。

セル相互接続ユニット制御フィールドは、セル相互接続
ユニットに特定の通信を行なうものである。これらのセ
ル相互接続ユニット制御フィールドは表３に要約される
。

表−旦　　セル相互接続ユニット制御フィールドセル相
互接続ユニット識別　　（ＩＯ１０セル相互接続ユニツ
ト抽出　　（ＩＵ　ＥＸＴＲＡＣＴセル相互接続ユニッ
トセル　　（ＩＯＣＥＬＬ　ＡＤＤＲＥＳＳアドレス 各セル相互接続ユニットごとのセル相互接続ユニット識
別フィールドはセル相互接続ユニットからパワ一端子お
よびグラウンド端子への電気的接続形態により確定され
る。この形態により各セル相互接続ユニットごとに、唯
一のセル相互接続ユニット識別番号が確定される。識別
番号の解釈は、複数のリング構造体が２重方式か４重方
式のメモリインターリーブモードかどうかに依存する。

通常、リングＡがメモリの偶数ページアドレスに適合せ
られ、そしてリングＢが、メモリの奇数ページアドレス
に適合せられる。しかし、当業者であれば、シフトレジ
スタ構造体は、すべてのアドレスをいずれのリングでも
通過するよう適合可能であることが理解されよう、ペー
ジアドレスインターリ−ピング（挟み込み動作）は通常
セル相互接続部における制御位置によって、システム形
成時間に形成される。以下の表４は２重インターリーブ
モードでの識別番号の解釈を要約するものである。

表４２重インターリーブモード 識別値 定義 （１０ＶＡＬＵＥ） マスターセル相互接続ユニット１ （Ｍａｓｔｅｒ　（ＩＯｌ） マスターセル相互接続ユニット１ （Ｍａｓｔｅｒ　（ＩＯｌ） スレーブセル相互接続ユニット０ （ｓｌａｖｅ　（ＩＯＯ） スレーブセル相互接続ユニット１ （ｓｈａｖｅ　（ＩＯｌ） 以下の表５は４重インタリーブモードにおける識別番号
の解釈を要約するものである。

５４　イン　−１−ブモード 識別値 定義 （ＩＤ　ＶＡＬＵＥ） マスター〇 （Ｍａｓｔｅｒ　Ｏ） マスターセル相互接続ユニット１ （Ｍａｓｔｅｒ　（ＩＯ１） マスターセル相互接続ユニット２ （Ｍａｓｔｅｒ　（ＩＯ２） マスターセル相互接続ユニット３ （Ｍａｓｔｅｒ　（ＩＯ３） ２つのセル相互接続ユニットが、マスターおよびスレー
ブとして組み合わされるとき、スレーブセル相互接続ユ
ニットは、相手のマスターセル相互接続ユニットが読み
出す１ビツトのセル相互接続ユニット抽出（ｃＩＩＪ　
ＥＸＴＲＡＣＴ）信号を送る。セル相互接続ユニット抽
出信号は、スレーブセル相互接続ユニットが現在の動作
をシフトレジスタ構造体からの除去が必要とされるもの
として識別するかどうかにしたがって主張または主張解
除が行なわれる。

セル相互接続ユニットセルアドレス（ｃＩＯＣＥＬＬＡ
［１（ｌＲＥＳＳ）信号はその信号を主張するセルのド
メイン内のアドレスを表示する。

本発明によれば、すべてのドメイン相互接続部転送が単
一のパケットを形成する。複数のリングにより形成され
るドメイン相互接続部は、セル相互接続部の数に基き固
定数のパケットを包含するよう初期設定が行なわれる。

たとえば、２０個のセルドメイン相互接続部が単位リン
グ当り８つのパケットを包含する。かくして、この例で
は、単位リング当り８つのパケットまたは単位ドメイン
相互接続部当り１６個のパケットが並列に転送できる。

米国特許出願箱　　　　　　号明細書に述べられている
ようなマルチプロセッサ構造体と結合せる本発明の好ま
しい例において、セル相互接続部は、パケットでどのよ
うに動作するかを決定するために、２レベルの解釈を遂
行する。第１に、セル相互接続部はパケットで特定され
るアドレスを検査する。セル相互接続部は、正または負
のフィルタとして動作するよう構成可能である。正フィ
ルタとして、セル相互接続部は、そのキャッシュ記述子
にエントリを有するいずれのシステム仮想アドレス（ｓ
ｙｓｔｅｍ　Ｖｉｒｔｕａｌ　Ａｄｄｒｅｓｓ、　５Ｖ
Ａ）でも動作する。システム仮想アドレスのアドレスお
よびキャッシュ記述子の相互作用は米国特許出願箱　　
　　　号明細書にさらに述べられている。

正フィルタ形態は、セル相互接続部が直接または遠隔の
インターフェースのいずれでキャッシュへ接続される場
合でも使用される。負のフィルタ形態は、セル相互接続
部がルート指示器（ｒｏｕｔｅｒ）へ接続されるとき使
用される。いずれの形態でも、セル相互接続部は、それ
に向け゛られるシステム仮想アドレスのアドレスで動作
する。

第２に、あるアドレスが認められると、セル相互接続部
は、コマンドの応答フィールドを修正できそしてパケッ
トの進行が許容できるかまたは、パケットをドメイン相
互接続部から抽出しなければならないかどうかが決定さ
れるよう、パケットのコマンド部分を検査する。

あるセル相互接続部が、空のパケットが到着するとき、
パケットをリングに挿入できる。空のパケットは、パケ
ットのコマンドワードのアイドルないし待ち動作のタイ
プにより指示される。リングのパケットの均等に配分さ
れる利用が本発明により提供されるが、これは、セル相
互接続部は、抽出動作により空とされたばかりのパケッ
トを利用できないからである。挿入を遂行するために、
セル相互接続部は、その動作を、空のパケットの１０個
の連続的な段へ置かねばならない。

本発明の任意の複数のリング構造体、特定の動作を初め
にリングへ注入するセル相互接続部は、最終的にその動
作を後方で受容する。その時に、セル相互接続部は、コ
マンドワードをアイドル（ＩＤＬＥ）へ変更することに
より、動作を無効ないし破壊する。セル相互接続部が生
成しなかった動作を除去するいずれのセル相互接続部も
その動作をリングへ戻さなければならない。

セル相互接続部が、リングのパケットの１０個の連続段
からその内容を複写しそしてアイドル動作のタイプをパ
ケットのコマンドワードへ書き込むことによって、ある
動作をリングから抽出する。それが生成しなかった動作
を抽出するいずれのセル相互接続部もその動作をリング
へ戻さなければならない。

バス構造体は２つのステップで初期化される。

第１に、ドメイン段が、ドメインヘッダ信号を初期化す
ることにより、１０ワードパケツトへのフォーマットが
行なわれる。第２に、各パケットがアイドル（待ち）状
態へ初期設定される。いずれのリングの段の数が１０段
の偶数倍でないか、または、循環バスが論理的に中断さ
れれば、リングは初期設定されない。

本発明の好ましい例において、バスの初期設定は、セル
相互接続部の支援を付帯して、ソフトウェアにより遂行
される。各セル相互接続部には、ドメインがドメインヘ
ッダ（ＤＯＩｉｌＡＩＮ　）ＩＥＡＤＥＲ）信号の確認
により適当にフォーマットされたかどうかを指示するド
メインヘッダステータス（ＤＯＭＡＩＮ　ＨＥＡＤＥＲ
５ＴＡＴＵＳ）　ビットがある。もしドメインヘッダス
テータスビットが、任意のリングが不適当にフォーマッ
トされたことを指示するならば、任意のセルによりセル
相互接続部へ発行されるセットアツプ（牟備）ドメイ：
／　（ｓＥＴＵＰ　ＤＯＭＡＩＮ）　：ｌ；”、ｉドが
ドメイン初期設定を遂行する。

本発明は、上記の説明から明かに行なわれる目的の中で
、前記の目的を効率よく達成することは明かであろう０
本発明の技術思想から逸脱することなく、上述の動作順
序および上記構成に種々の変更が可能であることは明か
であろう、したがって、上述の説明に包含されるすべて
の事項および添付の図面に図示されるすべて事項は限定
の意味ではなく例示と解釈されるべきである。

４、　　の、　な８口 第１図は、本発明に従って構成されるマルチプロセッサ
コンピュータシステムの構造を図示するセルの構造の詳
細を図示する線図である。

第３図は、本発明に従って構成されるバスシステムによ
り相互接続が行なわれる第２図の複数の細を図示する線
図である。

第系、第４図のセル相互接続部のセル相互接続ユニット
の構造を図示する線図である。

第６図は、第３図のセル相互接続部に関連のシフトレジ
スタ段を図示する模式図である。

第７図は、第３図の例でのクロック信号配分を図示する
模式図である。

第８図は、第３図の例により処理される一例としてのデ
ータパケットの内容を図示する模式図である。

図中の各参照番号が示す名称および図中の欧文表記が示
す主な意味を以下に挙げる。

０〜３　　：プロセッシングセル ８　　　　：バス １０〜１９：セル相互接続部 １４．０：（セル相互接続部の）入力段１４．１：出力
段 ２０　　　：セル相互接続部 ３０　　　：クロツク発生器 ４０　　　：キャッシュ ５０　　　　プロセッサ ６０．６１ニスタテイックＲＡＭ ６２．６３：セル相互接続ユニット ７０．７１；外部スタティックＲＡＭ ７２．７３：セル相互接続ユニット ８０　　　：周辺ユニット ８１　　　：セル相互接続ユニット タグユニット ８２　　　；スタティックＲＡＭ 制御ユニット（回路） Ａ、　　Ｂ ；キャッシュバス制御ユニット （回路） ：セル相互接続ユニット データバスユニット（回路） ：セル相互接続ユニット マスター制御ユニット（回路） ：セル相互接続ユニット ディレクトリユニット（回路） リングＡおよびＢ ａｄｄｒｅｓｓ ＣＡＣ）ＩＥ　　Ｏ ＥＬＬ Ｉａ Ｉｂ ｃＩｕ ｃａｃｈｅ　　ａｒｂ ｃａｃｈｅ　　ａｒｂ　　１ｄ ｃａｃｈｅ　　ｄａｔａ ｃａｃｈｅ　　ｅｃｃ ｃａｃｈｅ　　ｆｌｏｗ　　ｄｍｎ ｃａｃｈｅ　　ｆｌｏｗ　　ｒｏｕｔ ｃａｃｈｅ　　ｏｐ ｃａｃｈｅ　　ｒｅｓｅｔ ｃａｃｈｅ　　ｐａｒｉｔｙ ｃｂ　　ｃｍｄ ニアドレス信号 ：キャッシュ○ ：セル ：セル相互接続部（ａ） ：セル相互接続部（ｂ） ：セル相互接続ユニット ：キャッシュ調整（信号） ：キャッシュ調整識別（＃） ：キャッシュデータ（〃） ：キャッシュ誤り 訂正コード　（〃） ：キャッシュフロー ドメイン　（〃） ：キャッシュフロー ルート（〃） ：キャッシュ オペレーション（〃） ：キャッシュリセット（〃） ：キャッシュパリティ（〃） ニジ−ビー・コマンド（〃） ｃｂ　　ｃｎｔｒｌ ｃ　　ｃａｃｈｅ　　ｆｌｏｗ ｃ　　ｃａｃｈｅ　　ｒｅｓｅｔ ｃ　　ｄｍｎ　　ｄａｔａ　　ｉｎ ｃ　　ｄｍｎ　　ｅｃｃ　　ｉｎ ｃ　　ｄｍｎ　　ｅｍｐｔｙ ｃ　　ｄｍｎ　　ｈｄｒ ｃ　　ｄｍｎ　　ｒｅｓｅｔ ｅ ｃｅｌｌ　　ｅｌｋ ｃｅｌｌ　　ｃｌｋ　　５ｙｎｃ ｃｅｌｌ　　ｒｅｓｅｔ ０ｇ ニジ−ビー・ コントロール（〃） ニジ−・キャッシュ フロー（〃） ニジ−・キャッシュ リセット（〃） ニジ−・ドメインデータ 入力（＃） ニジ−・ドメイン誤り訂正 コード入力（〃） ニジ−・ドメイン エンプティ（〃） ニジ−・ドメインヘッダ（〃） ；シー・ドメイン リセット（〃） ニジ−イー（＃） ：セルクロック（〃） ：セルクロック同期（〃） ：セルリセット（〃） ニジ−ジー（〃） ｃｇ　　ｂｕｓ　　ｃｍｄ 　　ｈｉｔ ｃｉ　　ｃａｃｈｅ　　ａｒｂ ｃｉ　　ｃａｃｈｅ　　ｄａｔａ ｃｉ　　ｃａｃｈｅ　　ｅｃｃ ｃｉ　　ｃａｃｈｅ　　ｏｐ ｃｉｕ　　ｍａｓｔｅｒ ｃｉｕ　　ｍａｓｔｅｒ ｃｌ　　ｐｈｉ ｃｊｐｈｉ−ｑ ｃＩｕ　　ｔｇ ｃＩｕ　　ｄｉｒ ニジ−ジー・バス コマンド（〃） ニジ−・ヒツト（〃） ニジ−アイ・キャッシュ 調整（ｊｌ） ニジ−アイ・キャッシュ データ（〃） ニジ−アイ・キャッシュ 誤り訂正コード（〃） ニジ−アイ・キャッシュ オペレーション（１） ：セル相互接続ユニット ：マスター（〃） ニジ−アイ・ビ・エイチ・ アイ（〃） ニジ−アイ・ビ・エイチ・ア イ・キュー（〃） ：セル相互接続ユニット タグ（〃） ：セル相互接続ユニット ｃＩｕ　　ｄｐ ｃｌｕ　　ｔｙｐｅ ｃｍｄ　　Ｉ ｃｍｊｐｒｅｖ　ｉｅｗ ｃ　　ｓｒａｍ　　ａｄｄｒ ｃｏ　　ｃａｃｈｅ　　ａｒｂ ｃｏ　　ｃａｃｈｅ　　ｄａｔａ ｃｏ　　ｃａｃｈｅ　　ｅｃｃ ディレクトリ（〃） ：セル相互接続ユニット デイ−・ビー（〃） ：セル相互接続ユニット タイプ（す ：コマンド（低）（〃） ：コマンドプレビュー （予検前）（〃） ニジ−・スタティックＲＡＭ アドレス（〃） ニジ−・スタティックＲＡＭ シー・イー（〃） ニジ−・スタティックＲＡＭ タブリュー・イー（ｎ） ニジ−・オー・キャッシュ調 整（〃） ニジ−・オー・キャッシュ データ（〃） ニジ−・オー・キャッシュ 誤り訂正コード（〃） ｃｏ　　ｃａｃｈｅ　　ｏｐ ｃｏ　　ｃａｃｈｅ　　０ｐ ｃｏ　　ｓｒａｍ　　ｄａｔａ 　　ｐｈｉ ｃｒｅａｔｅｄ ＯＭＡＩＮ ａｔａ ｄｉｒ　　ｃｍｄ ｄｍｎ　　ｃｅｌｌ　　ａｄｄｒ ｄｍｎ　　ｅｌｋ　　ｉ ｄｍｎ　　ｃｍｄ ｄｍｎ　　ｒｅｓｅｔ ｄｍｎ　　ｅｃｃ　　ｉｎ　　ｈ ｄｍｎａ　　Ｃ１ｋ　　ｈ ｄｍｎａ　　ｅｌｋ　　１ ニジ−・オー・キャッシュ ：　オペレーション（〃） ニジ−・オー・スタティック ＲＡＭデータ（〃） ニジ−・ビー・エイチ・ アイ（−） ：被生成（〃） ニドメイン ：データ（信号） ；ディレクトリコマンド（〃） ドメインセルアドレス（〃） ；ドメインクロック入力（〃） ニドメインコマンド（ｌｌ） ニドメインリセット（〃） ニドメイン誤り訂正コード入 力（高）（〃） 、ドメイン（ａ）クロック （高）（〃） ニドメイン（ａ）クロック ｄｍｎａ　ｄａｔａ　ｉｎ　ｈ　　　ニドメイン（ａ）
データ入力（高）（Ｎ） ｄｍｎａ　ｄａｔａ　ｉｎ　ｌ　　　ニドメイン（ａ）
データ入力（低）（〃） ｄｍｎａ　ｄａｔａ　ｏｕｔ　ｈ　　　ニドメイン（ａ
）データ出力（高）（〃） ｄｍｎａ　ｄａｔａ　ｏｕｔ　１　　　ニドメイン（ａ
）データ出力（低）（〃） ｄｍｎａ　ｅｍｐｔｙ　ｉｎ　ｈ　　ニドメイン（ａ）
空入力（高）（〃） ｄｍｎａ　ｅｍｐｔｙ　ｉｎ　１　　　ニドメイン（ａ
）空入力（低）（〃） ｄｍｎａ　ｅｍｐｔｙ　ｏｕｔ　ｈ　　ニドメイン（ａ
）空出力（高）（〃） ｄｍｎａ　ｅｍｐｔｙ　ｏｕｔ　ｌ　　ニドメイン（ａ
）空出力（低）（〃） ｄｍｎａ　ｈｄｒ　ｉｎ　ｈ　　　　ニドメイン（ａ）
ヘッダ入力（高）（〃） ｄｍｎａ　ｈｄｒ　ｉｎ　ｌ　　　　ニドメイン（ａ）
ヘッダ入力ｄｍｎａ　ｈｄｒ　ｏｕｔ　ｈ　　　ニドメ
イン（ａ）ヘッダ出力（高）（〃） ｄｍｎａ　ｈｄｒ　ｏｕｔ　ｌ　　　ニドメイン（ａ）
ヘッダ出力（低）（〃） ｄｍｎａ−ｐａｒｉｔｙ　ｉｎ　ｈ　　ニドメイン（ａ
）パリティ入力（高）（〃） ｄｍｎａ−ｐａｒｉｔｙ−ｉｎ　ｌ　　ニドメイン（ａ
）パリティ入力（低）（〃） ｄｍｎａ−ｐａｒｉｔｙ−ｏｕｔ　ｈ　ニドメイン（ａ
）パリティ出力（高）（〃） ｄｍｎａ−ｐａｒｉｔｙ−ｏｕｔｊ　　ニドメイン（ａ
）パリティ出力（低）（〃） ｄｍｎｂ　ｃｌｋ　ｈ　　　　　：ドメイ：／　（ｂ）
クロック（高）（〃） ｄｍｎｂ　ｃｌｋ　Ｉ　　　　　ニドメイン（ｂ）クロ
ック（低）（〃） ｄｍｎｂ　ｄａｔａ　ｉｎ　ｈ　　　ニドメイン（ｂ）
データ入力（高）（〃） ｄｍｎｂ　ｄａｔａ　ｉｎ　Ｉ　　　ニドメイン（ｂ）
データ入力（低）（〃） ｄｍｎｂ　ｄａｔａ　ｏｕｔ　ｈ　　　ニドメイン（ｂ
）データ出力（高）（〃） ｄｍｎｂ　ｄａｔａ　ｏｕｔ　ｌ　　　ニドメイン（ｂ
）データ出力（低）（〃） ｄｍｎｂ−ｅｍｐｔｙ−ｉｎ−ｈ　　ニドメイン（ｂ）
空入力（高）（〃） ｄｍｎｂ　ｅｍｐｔｙ　ｉｎ　１　　　ニドメイン（ｂ
）空入力（低）（＃） ｄｍｎｂ　ｅｍｐｔｙ　ｏｕｔ　ｈ　　ニドメイン（ｂ
）空出力（高）（〃） ｄｍｎｂ　ｅｍｐｔｙ　ｏｕｔ　ｌ　　ニドメイン（ｂ
）空出力（低）（〃） ｄｍｎｂ　ｈｄｒ　ｉｎ　ｈ　　　　ニドメイン（ｂ）
ヘッダ入力（高）（〃） ｄｍｎｂ　ｈｄｒ　ｉｎ　ｌ　　　　ニドメイン（ｂ）
ヘッダ入力（低）（〃） ｄｍｎｂ　ｈｄｒ　ｏｕｔ　ｈ　　　ニドメイン（ｂ）
ヘッダ出力（高）（〃） ｄｍｎｂ　ｈｄｒ　ｏｕｔ　１　　　ニドメイン（ｂ）
ヘッダ出力（低）（〃） ｄｍｎｂ−ｐａｒｉｔｙ　　ｉｎ ｄｍｎ３ｐａｒｉｔｙ　　ｉｎ　　！ ｄｍｎｊｐａｒｉｔｙ　ｏｕｔ ｄｍｎｂ　ｐａｒｉｔｙ　ｏｕｔ ｅｘｔｒａｃｔ　　ｃｍｄ ｅｘｔｒａｃｔ　　ｅｍｐｔｙ ｅｘｔｒａｃｔ　　５ｔａｔ ｒｏｕｐ ｂｉｔ　　１ｎ ｈｉｔ　　ｏｕｔ ｉｎｓｒｔ　　ｃｍｄ ｉｎｓｒｔ　　ｓｔａｔ ｎｅｗ　　ｓｌｂ　　ｓｔａｔｅ ｎｅｗ　　ｓｒａｍ　　ｄａｔａ ｎｅｗ　　５ｔａｔｅ ｈ　・ドメイン（ｂ）パリティ入 力（高）（〃） ニドメイン（ｂ）パリティ入 力（低）（〃） ｈニドメイン（ｂ）パリティ出 力（高）（〃） ｌ　、ドメイン（ｂ）パリティ出 力（低）（〃） 二抽出コマンド（〃） ；抽出エンプティ（＃） 二抽出ステータス（＃） ニゲループ（１） ：ヒット入力（〃） ：ヒット出力（〃） ：挿入コマンド（〃） ：挿入ステータス（〃） ：新規スレーブ状態（＃） ：新規スタティックＲＡＭ データ（〃） ：新規状態（Ｎ） ｏｔｈｅｒ　　ｈｉｔ ｐａｒｉｔｙ　　ｅｒｒｏｒ ｐ　　ｃａｃｈｅ　　ｇｒａｎｔ ｃａｃｈｅ ｃａｃｈｅ ｐ　　ｃａｄｔ ｐ　　ｄａｔａ ｐ　　ｄａｔａ ｐ　　ｌｏｎｇ ｐ　　ｒｅｓｅｔ ＰＲＯＣ０ ＲＩＮＧ　　Ａ １ｎ５　　ｒｅｑ ｒｓｐ　　ｒｅｑ ｓｔａｔ１ ｃｍｄ ｐａｒｉｔｙ ｔａｌｌ 別のヒツト（＃） ：パリティ誤り（す ：プロセッサキャッシュ 認定（＃） ；プロセッサキャッシュ検査 要求（ＩＩ） ：プロセッサキャッシュ応答 要求（＃） ：プロセッサ・シー・エイ・ デイ−・ティ・ ストール（＃） ：プロセッサデータ コマンド（ｊｌ） ：プロセッサデータ パリティ（＃） ：プロセッサロング ストール（す ：プロセッサリセット（＃） ：プロセッサＯ ：リングＡ ＲＩＮＧ　　Ｂ ｒｃｖ　　ｃｂ ｓｅｎｄ　　ｃｂ ｓｌｂ　　ｒａｍ ｓｌｂ　　ｓｔａｔｅ ｓｒａｍ　　ａｄｄｒ ｓｒａｒａ　　ｃｅ ｓｒａｍ　　ｃｍｄ ｓｒａｍ　　ｃｎｔｒｌ ｓｒａｍ　　ｄａｔａ ｓｒａｍ　　ｅｒｒｏｒ ｓｒａｍ　　ｗｅ ｓｒａｒａ ：リングＢ ：受信シー・ビー（＃） ：送信シー・ビー（す ニスレープラム（＃） ニスレープ状態（１） ニスタテイックＲＡＭ アドレス（＃） ニスタテイックＲＡＭシー・ イー（−） ニスタテイックＲＡＭコマ ンド（〃） ニスタテイックＲＡＭ 制御（す ニスタテイックＲＡＭ データ（〃） ニスタテイックＲＡＭ 誤り（〃） ニスタテイックＲＡＭタブ リュー・イー（〃） ・状態（〃） ｓｕｍｍａｒｙ ：要約（す ：タブリュー・イー（す 図面の、゛）書（内容に変更なし） 第１図 第６図 第８図 第 図

Claims (1)

1. 【特許請求の範囲】 （１） （Ａ）情報表示ディジタル信号を転送し、該情報表示デ
   ィジタル信号を逐次記憶しそして転送するために、直列
   に接続される一組のディジタル記憶および転送段を持つ
   シフトレジスタ手段を備えるバス手段と、 （Ｂ）リング形態で該バス手段へ接続され、少くともそ
   の一つは、 （ I ）中央処理装置と、 （II）情報表示ディジタル信号を記憶するためのもので
   あり、中央処理装置との間で情報転送を行なうため、中
   央処理装置と結合される関連のメモリ要素と、 （III）情報表示信号を前記シフトレジスタ手段へ転送
   するため、該シフトレジスタ手段と関連の中央処理装置
   と回路接続が行なわれる関連のセル相互接続手段とのい
   ずれかを包含する複数のプロセッシングセルとを備える
   ディジタルデータ処理装置。 （２） （Ａ）前記バス手段は、一方向性の情報表示信号流れバ
   スを備え、 （Ｂ）前記セル相互接続手段は、情報表示信号を、前記
   バス手段により確定される流れパスに沿って駆動するた
   めの手段を含む請求項第１項記載のディジタルデータ処
   理装置。 （３）前記シフトレジスタ手段の各段は、（ｎ）ディジ
   タルビット（ここで、（ｎ）は正の整数である）のディ
   ジタル情報表示信号ワードを記憶するための手段を含み
   、 前記セル相互接続手段は、少くとも一組の与えられるデ
   ィジタルクロックサイクル信号に応答し、情報表示ディ
   ジタル信号ワードをシフトレジスタ手段の連続段を通じ
   て、前記少くとも一組のディジタルクロックサイクルの
   速度に応答する速度で、逐次駆動するためのタイミング
   制御手段を含む請求項第１項記載のディジタルデータ処
   理装置。 （４） （Ａ）前記シフトレジスタ手段は、 （ I ）任意のディジタルワードを、 前記シフトレジスタ手段の任意の段に記憶し、 （II）与えられるディジタルクロックサイクルの後に、
   前記シフトレジスタ手段の次の段へ任意のディジタルワ
   ードを転送するための手段を備え、 （Ｂ）各セル相互接続手段は、前記シフトレジスタ手段
   の（ｓ）段の関連の部分集合を有し（ここで、（ｓ）は
   正の整数である）、その結果、任意のディジタルワード
   が、（ｓ）個の与えられるディジタルクロックサイクル
   の間、各セル相互接続手段に関連の段に滞留する請求項
   第３項記載のディジタルデータ処理装置。 （５）前記シフトレジスタ手段は、（ｗ）個の対応する
   ディジタルワード（ここで（ｗ）は正の整数である）を
   備えるディジタル信号パケットを逐次転送して、ある任
   意のディジタル信号パケットに対応するディジタルワー
   ドが、（ｓ）（ｗ）個の与えられるディジタルクロック
   サイクルの間、任意のセル相互接続手段に関連する少く
   とも一つの段に滞留する請求項第４項記載のディジタル
   データ処理装置。 （６）前記シフトレジスタ手段は連続するシフトレジス
   タ段へ以下の式、 （ｐ）＝（ｃ）（ｓ）／（ｗ） （ここで、（ｃ）は前記セル相互接続手段の数であり、
   （ｓ）は前記セル相互接続手段の各々に関連するシフト
   レジスタ手段の数でありそして（ｗ）は各ディジタル信
   号パケットのディジタルワードの数である）により与え
   られる正の整数である（ｐ）個のディジタル信号パケッ
   トを同時に転送するための手段を備える請求項第５項記
   載のディジタルデータ処理装置。 （７）前記プロセッシングセルの少くとも一つは、前記
   シフトレジスタ手段の関連の段に情報表示信号を記憶す
   るための要求を表示するセル相互接続制御信号を、関連
   のセル相互接続手段へ発生しそしてこれへ送信するため
   の手段を備える請求項第６項記載のディジタルデータ処
   理装置。 （８）前記プロセッシングセルの少くとも一つは、前記
   シフトレジスタ手段の関連の段に記憶された情報表示信
   号へのアクセスのための要求を表示するセル相互接続制
   御信号を、関連のセル相互接続手段へ発生しそしてこれ
   へ送信するための手段を備える請求項第６項記載のディ
   ジタルデータ処理装置。 （９）前記関連のセル相互接続手段は、前記セル相互接
   続制御信号に応答して、前記シフトレジスタ手段の関連
   の段に記憶された前記情報表示信号を抽出しそしてこの
   抽出された情報表示信号を関連のセルへ転送するための
   手段を備える請求項第８項記載のディジタルデータ処理
   装置。 （１０）前記関連のセル相互接続手段は、前記セル相互
   接続制御信号に応答して、前記シフトレジスタ手段の関
   連の段に記憶された前記情報表示信号を複写しそしてこ
   の複写された情報表示信号を前記関連のセルへ転送する
   ための手段を備える請求項第８項記載のディジタルデー
   タ処理装置。 （１１）前記プロセッシングセルの少くとも一つは、前
   記シフトレジスタ手段の関連の第１の段に記憶される情
   報表示信号を変更せずに第２の次に続くシフトレジスタ
   手段の関連の段へ転送するための要求を表示するセル相
   互接続制御信号を、関連のセル相互接続手段へ発生しそ
   してこれへ送信するための手段を備える請求項第６項記
   載のディジタルデータ処理装置。 （１２）前記関連のセル相互接続手段は、前記セル相互
   接続制御信号に応答して、前記シフトレジスタ手段の前
   記第１の関連の段に記憶される前記情報表示信号を、前
   記シフトレジスタ手段の前記第２の次に続く関連の段へ
   転送することを可能とする手段を備える請求項第１１項
   記載のディジタルデータ処理装置。 （１３）前記プロセッシングセルの少くとも一つは、前
   記シフトレジスタ手段の関連の段に記憶される任意のデ
   ィジタルワードをデータパケットの第１ワードとして識
   別する要求を表示するセル相互接続制御信号を、関連の
   セル相互接続手段へ発生しそしてこれへ送信するための
   手段を備える請求項第６項記載のディジタルデータ処理
   装置。 （１４）前記関連のセル相互接続手段は、前記セル相互
   接続制御信号に応答して、前記の任意のディジタルワー
   ドの一部を、このディジタルワードが前記データパケッ
   トの第１ワードとして識別されるある選択値に設定する
   ための手段を備える請求項第１３項記載のディジタルデ
   ータ処理装置。 （１５） （Ａ）情報表示ディジタル信号を転送し、該情報表示デ
   ィジタル信号を逐次記憶しそして転送するために、直列
   に接続される複数のディジタル記憶および転送段を持つ
   シフトレジスタ手段を備えるバス手段と、 （Ｂ）リング形態で該バス手段へ接続され、少くともそ
   の一つは、 （ I ）中央処理装置と、 （II）情報表示ディジタル信号を記憶するためのもので
   あり、中央処理装置との間で情報転送を行なうため、中
   央処理装置と結合される関連のメモリ要素と、 （III）情報表示信号を前記シフトレジスタ手段へ転送
   するため、該シフトレジスタ手段と関連の中央処理装置
   と回路接続が行なわれ、前記シフトレジスタ手段の直列
   接続の複数段からなる部分集合を備える関連のセル相互
   接続手段と、 のいずれかを包含する複数のプロセッシングセルとを備
   えるディジタルデータ処理装置。（１６）各前記ディジ
   タル信号パケットは、メモリアドレスを表示する少くと
   も一つのディジタルワードと、コマンドを表示する少く
   とも一つのディジタルワードと、データを表示する少く
   とも一つのディジタルワードとを備える請求項第６項記
   載のディジタルデータ処理装置。 （１７）前記プロセッシングセルの少くとも一つは、前
   記シフトレジスタ手段に記憶される任意のディジタル信
   号パケットの抽出動作、通過動作および複写動作のいず
   れのものをも実行する要求を表示する複数のセル相互接
   続制御信号を関連のセル相互接続手段へ発生および送信
   するための手段を備え、 前記少くとも一つのプロセッシングセルに関連の少くと
   も一つのセル相互接続手段は、前記セル相互接続制御信
   号に応答して、前記ディジタル信号パケットのアセンブ
   ル動作を行なうための手段を備える請求項第６項記載の
   ディジタルデータ処理装置。 （１８）前記プロセッシングセルの少くとも一つは、デ
   ィレクトリ探索テーブルのアドレッシングを行ないそし
   てここからディレクトリ探索値を検索するための手段を
   備え、 前記少くとも一つのプロセッシングセルに関連の少くと
   も一つのセル相互接続手段は、前記ディレクトリ探索値
   に応答して、前記シフトレジスタ手段に記憶される任意
   のディジタル信号パケットを抽出するための手段を備え
   る請求項第１１項記載のディジタルデータ処理装置。 （１９） （Ａ）情報表示ディジタル信号を転送し、該情報表示デ
   ィジタル信号を逐次記憶しそして転送するために、直列
   に接続される一組のディジタル記憶および転送段を持つ
   シフトレジスタ手段を備えるバス手段と、 （Ｂ）該バス手段へ接続され、少くともその一つは、 （ I ）中央処理装置と、 （II）情報表示ディジタル信号を記憶するためのもので
   あり、中央処理装置との間で情報転送を行なうため、中
   央処理装置と結合される関連のメモリ要素と、 （III）情報表示信号を前記シフトレジスタ手段へ転送
   するため、該シフトレジスタ手段と関連の中央処理装置
   と回路接続が行なわれ、少くとも一組の与えられるディ
   ジタルクロックサイクル信号に応答して、該少くとも一
   組のディジタルクロックサイクルの速度に応答する速度
   で、 前記シフトレジスタ手段の連続的な段を通じて、情報表
   示ディジタルワードを逐次駆動するためのタイミング制
   御手段を備える関連のセル相互接続手段とのいずれかを
   含む複数のプロセッシングセルと、 を備え、前記シフトレジスタ手段の段の数（ｓ）の増大
   に従って、該シフトレジスタ手段の前記段を通る前記デ
   ィジタルワードの束が一定に維持されるディジタルデー
   タ処理装置。 （２０）前記の少くとも一組のディジタルクロックサイ
   クルに関連のクロックサイクルスキューは、シフトレジ
   スタ手段の（ｓ）個の段の各々に関連して、数（ｓ）の
   増大に応じて、実質的に一定に維持される請求項第１９
   項記載のディジタルデータ処理装置。