JPS59103166A - 階層型並列デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 囚発明の技術分野 本発明は階層型並列データ処理装置２％に規則構造を持
つ階層型並列データ処理装置であって。

装置内のプロセッサ間の通信の自由度を向上させた階層
型並列データ処理装置に関するものである。

（Ｂｌ　従来技術と問題点 第１図は従来の階層型並列データ処理装置の例を示す。

図中、ＰＬないしＰＩ３はプロセッサを持つノードを表
わしている。

処理すべき問題の階層性、並列性を有効に活かして、高
速に処理を行うために、木構造の階層によるハード構成
をとり、木の各ノードにプロセッサとローカル記憶とを
持つ、第１図図示の如き階層型並列データ処理装置が用
いられている。各ノードＰ１〜Ｐ１３には、上位レベル
からプログラムとデータとがメツセージとして与えられ
る。そのノードのプロセッサだけでは処理できないか。

または並列実行可能なサブ・プログラムがあれば。

下位レベルの子ノードに、そのサブ・プログラムと必要
なデータとを送る。子ノードがないか、または並列実行
可能なサブ・プログラムに分割できない場合には、その
ノードでプログラムを実行する。子ノードからは、サブ
・プログラムの実行結果が戻される。

このような階層構造のデータ処理装置では、各ノードが
通信可能なノードは、そのノードの直接上位と下位のノ
ードだけであり、これらのノード以外とは直接通信でき
ない。したがって、従来の階層型並列データ処理装置で
直接上位と下位との関係にないノード同士が１通信を行
う場合、いくつかの上位レベルにあるノードを経由して
１間接的に情報のやり取りをしなければならず、処理速
度の低下を招く原因となっていた。

例えば、第１図において、ノードＰ５がノードｐｌｏと
通信を行う場合、まずノードＰ５はメツセージをノード
Ｐ２へ送出し、ノードＰ２からノードＰ１へそのメツセ
ージを送出し、ノードＰ１からノードＰ３を経由して、
ノードＰＩＯでそのメツセージを受は取るようにされる
。そのため。

メツセージの送受信に各ノードのプロセッサにおいて、
多くの処理時間を費すこととなっていた。

０発明の目的と構成 本発明は上記問題点の解決を図り、ノード間の通信の自
由度を増加させ、同時にＶＬＳＩ化に適した基本セルの
結合によって、任意の規模の装置を構成できる階層型並
列データ処理装置を提供することを目的としている。そ
のため１本発明の階層型並列データ処理装置は、規則構
造を持つ階層型並列データ処理装置において、少なくと
も２レベルの階層をもつプロセッサ群とこれらのプロセ
ッサ群を接続する２つのループとをもつ基本セルを組み
合わせることによって構成されるとともに。

上記基本セル内のループ中に送信方向の切換え装置とバ
ッファとをそなえ、上記２つのループのうち一方のルー
プは階層の上位方向へ、他方のループは階層の下位方向
へ情報を伝達するよう構成されたことを特徴として込る
。以下図面を参照しつつ説明する。

０発明の実施例 第２図は本発明に係る基本セルの一実施例構成。

第３図は本発明の階層型並列データ処理装置の一実施例
構成、第４図は下位プロセッサから上位プロセッサへの
通信についての説明図、第５図は上位プロセッサから下
位プロセッサへの通信についての説明図を示す。

本発明の階層型並列データ処理装置は９例えば第２図図
示の如き基本セルを、任意の個数９組み合わせることに
よって構成される。第２図において、ｌは基本セル、２
は基本セル１内における親ノード、３−１ないし３−３
は基本セル１内における子ノード、４−１ないし４−３
は直接リンク。

５−１および５−２はループ、６−１および６−２は下
位セルとのループ接続点、７−１および７−２はバイパ
ス線、８−１および８−２は切換え装置、９−１および
９−２はバッファ、１１は上位ノードとのリンク点、１
２は下位ノードとのリンク点、１３−１および１３−２
ｉ”ｌ：下位セルとのループ接続点を表わす。

基本セルｌの親ノード２および子ノード３−１〜３−３
は、それぞれプロセッサとローカル記憶とを有し、各プ
ロセッサはローカル記憶上の命令をフェッチして実用で
きるようになっている。

親ノード２は、直接リンク４−１〜４−３を介して、７
７Ｌ個の子ノード３−１−３−３とそれぞれ接続されて
いる。本実施例においては２ｍ＝３の場合を示している
が、もちろんｍ　＝　３に限られるわけではなく、子ノ
ードの数は、任意でよい。

また、親ノード２および子ノード３−１〜３−３は、す
べて２個のループ５−１および５−２によって接続され
ている。これらのループ５−１および５−２の通信方間
は、逆方向となっており。

例えばループ５−１は上位ノードへ向う方向に情報を流
し、ループ５−２は下位ノードへ向う方向に情報を流す
ようになっている。ループ５−１および５−２には、そ
れぞれ上位の基本セルと結合するための１個のループ接
続点１３−１．１３−２と。

下位の基本セルと結合するための７ｎ２個のループ接続
点６−１．６−２とが、設けられる。これらのループ接
続点を使用しない場合には、閉じてしまえばよい。すな
わち、基本セル１が最上位のセルであれば、ループ接続
点１３−１．１３−２を閉じ。

最下位のセルであれば、ループ接続点６−１゜６−２を
閉じるようにする。

各ノードに設けられるプロセッサ間の通信は。

例えばプロ士ツサ番号等の宛先情報を含むメツセージを
送出することによって行われる。切換え装置８−１．８
−２は、メツセージが親ノード２よりも上位のプロセッ
サを宛先とする場合には、バイパス線７−１．７−２の
方へ情報を伝達する。

また、メツセージが親ノード２かそれよりも下位のプロ
セッサを宛先とする場合には、ループ５−１．５−２の
方へ情報を流すよう接続切換えを行う。バッファ９−１
および９−２ｉ、バイパス線７−１．７−２またはルー
プ５−１．５−２から来るメツセージを、ループ接続点
１３−１．１３−２の方向へ送り出す。

第２図図示の如き基本セルを複数個組み合わせることに
よって１例えば第３図図示の如き階層型並列データ処理
装置を構成することができる。第３図において、基本セ
ル１−１は上位レベルのセルであり、基本セル１−２〜
１−４は下位レベルのセルである。

上位の基本セル１−１の子ノード３と下位の基本セル１
−２〜１−４の親ノード２とは、リンク点１２およびリ
ンク点１１を結合することによって直接に接続される。

基本セル１−１の子ノード３が、基本セル１−２〜１−
４内の親ノード２に対する上位ノードということになる
。これらのリンクだけに着目した場合、すなわち９図示
ループ５等を使用しない場合には、第３図に図示した階
層型並列データ処理装置は、第１図図示の処理装置と同
様な木構造を有する装置となっている。従って、直接リ
ンクされた上位ノードと下位ノードとの間のメツセージ
のやり取りは、従来と同様に行うことができ、従来装置
の機能、性能がそのまま保障される。

一方、上位レベルにある基本セル１−１のループ接続点
６と、下位レベルにある基本セル１−２〜１−４のルー
プ接続点１３とが、接続される。

このループ接続点６とループ接続点１３との接続によっ
て、各基本セル１−１〜１−４のループ５−１および５
−２が、それぞれ結合される。このループ接続は、第４
図および第５図を参照して後述する如く、直接上位・下
位のリンク関係にないノード間の自由な情報伝達を可能
にする。

第３図は基本セルを２段に組み合わせた例を示している
が、適当な数の基本セルを組み合わせることにより、任
意の規模の並列データ処理装置を構成することができる
。また、同じ構造を持つ基本セルによって構成できるの
で、このアーキテクチャは、ＶＬＳＩ化に向いていると
いうことができる。

次に、下位プロセッサから上位プロセッサへのメツセー
ジ通信および上位プロセッサから下位プロセッサへのメ
ツセージ通信について、第４図および第５図に従って説
明する。

第４図図示の如く１例えば基本セル１−２にある下位の
ノードＡのプロセッサから、上位の基本セル１−１にあ
るノードＢのプロセッサに、プログラムの実行結果等の
メツセージを送出する場合。

ノードＡのプロセッサは、ノードＢを宛先とするメツセ
ージを作成してループ５に送出する。このメツセージは
、太線で図示する経路を通り、ノードＢに伝達されるこ
とになる。途中において、基本セル１−２の親ノード２
および基本セル１−１のノードＢ以外の子ノード３は、
メツセージに含まれる宛先情報を参照し、自己宛のメツ
セージでないことを確認してメツセージを素通りさせる
。

また、基本セル１−３．ｌ−４等の切換え装置８は、メ
ツセージの宛先が下位レベルでないことを認知して、そ
のままバッファ９を経由して折り返すように接続切換え
を行う。

第５図に示す如く１例えば基本セル１−１にある上位の
ノードＣから、基本セル１−４にある下位のノードＤに
対して、メツセージを送出する場合も同様である。メツ
セージは、第５図に太線で示す経路を通り、ノードＤに
伝達される。途中。

基本セル１−４の切換え装置８だけが、自己の基本セル
１−４にメツセージを取り込むように動作する。

例えば、異なる基本セルに属する同レベルのノード間や
、３段以上の基本セルにまたがるノード間においても同
様に自由に通信を行うことができる。

（ト）発明の詳細 な説明した如く本発明によれば、装置内の各プロセッサ
間の通信の自由度を向上させ、処理の高速化を達成する
とともに、ＶＬＳＩ化に適した規則構造を持つデータ処
理装置を提供することが可能になる。また、従来装置の
機能、性能をそのまま保障することができる。

【図面の簡単な説明】

第１図は従来の階ノー型並列データ処理装置の例。 第２図は本発明に係る基本セルの一実施例構成。 第３図は本発明の階層型並列データ処理装置の一実施例
構成、第４図は下位プロセッサから上位プロセッサへの
通信についての説明図、第５図は上位プロセッサから下
位プロセッサへの通盾についての説明図を示す。 図中、ｌは基本セル、２は親ノード、３は子ノード、５
はループ、８は切換え装置、９はバッファを表わす。 才」図 矛２図

Claims (1)

1. 【特許請求の範囲】 規則構造を持つ階層型並列データ処理装置において、少
   なくとも２レベルの階層をもつプロセッサ群とこれらの
   プロセッサ群を接続する２つのループとをもつ基本セル
   を組み合わせることによって構成されるとともに、上記
   基本セル内のループ中に送信方向の切換え装置とバッフ
   ァとをそなえ。 上記２つのループのうち一方のループは階層の上位方向
   へ、他方のループは階層の下位方向へ情報を伝達するよ
   う構成されたことを特徴とする階層型並列データ処理装
   置。