JPH02243978A - 信号分配方式 - Google Patents
信号分配方式Info
- Publication number
- JPH02243978A JPH02243978A JP1063685A JP6368589A JPH02243978A JP H02243978 A JPH02243978 A JP H02243978A JP 1063685 A JP1063685 A JP 1063685A JP 6368589 A JP6368589 A JP 6368589A JP H02243978 A JPH02243978 A JP H02243978A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- substrate
- signal distribution
- lsis
- board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置、特に半導体集積回路等のテス
トに用いられるディジタルパターンテスタの信号分配方
式の改良に関する。
トに用いられるディジタルパターンテスタの信号分配方
式の改良に関する。
従来、データ処理装置に於ける信号分配（特にクロック
等のタイミング系の信号）は実開昭６３−８４５８２号
公報に記載の様に基板上の各ＬＳＩに対し、等長配線を
行い等時刻性を保障すると言う考え方が一般的で有った
。
等のタイミング系の信号）は実開昭６３−８４５８２号
公報に記載の様に基板上の各ＬＳＩに対し、等長配線を
行い等時刻性を保障すると言う考え方が一般的で有った
。
上記従来技術は基板上で物理的に距離が異なるＬＳＩに
ついて等長配線を行う場合化じる迂回配線により、基板
上の配線チャネルの使用率が高くなることが考慮されて
おらず（特に高速動作が要求されるデータ処理装置に於
い゛ては、タイミング系の信号のみにとどまらず、デー
タ信号についても等長配線の必要が生じる為、更に配線
チャネルの使用率が高くなる。）１．未配線無く基板上
の配線をすることに非常に工数がかかると言う問題が有
った。
ついて等長配線を行う場合化じる迂回配線により、基板
上の配線チャネルの使用率が高くなることが考慮されて
おらず（特に高速動作が要求されるデータ処理装置に於
い゛ては、タイミング系の信号のみにとどまらず、デー
タ信号についても等長配線の必要が生じる為、更に配線
チャネルの使用率が高くなる。）１．未配線無く基板上
の配線をすることに非常に工数がかかると言う問題が有
った。
本発明の目的とするところは、基板上の配線チャネルの
使用率を下げ、配線工数を大幅に低減することに有る。
使用率を下げ、配線工数を大幅に低減することに有る。
一般にデータ処理装置に於いて基板上の各ＬＳＩへの等
時刻性を保障するのは各ＬＳＩが密接な論理的なつなが
りを持ち、各ＬＳＩ間で情報のやり取りを行う為で有る
。
時刻性を保障するのは各ＬＳＩが密接な論理的なつなが
りを持ち、各ＬＳＩ間で情報のやり取りを行う為で有る
。
ところが、例えばディジタルパターンテスタに於けるタ
イミング発生器及びパターン発生器から被測定物までの
経路などは非常に高速な動作は要求されるものの、ある
まとまった機能が１つのＬＳＩ内に収まってしまえば、
特にＬＳＩ間の情報のやり取りを必要としない、従って
この様なデータ処理装置に於いては必ずしも等時刻性を
保障する必要は無い。
イミング発生器及びパターン発生器から被測定物までの
経路などは非常に高速な動作は要求されるものの、ある
まとまった機能が１つのＬＳＩ内に収まってしまえば、
特にＬＳＩ間の情報のやり取りを必要としない、従って
この様なデータ処理装置に於いては必ずしも等時刻性を
保障する必要は無い。
そこで、上記目的を達成する為に基板上の全てのＬＳＩ
に対し等長配線をする方式を止めバス接続に変えたもの
で有る。
に対し等長配線をする方式を止めバス接続に変えたもの
で有る。
本発明はディジタルパターンテスタに於ける基板上の配
線を従来の等長配線による信号分配方式からバス接続に
よる信号分配方式に変えることにより迂回配線の為、配
線チャネルの使用率が高くなるのを押え、基板の配線工
数を大幅に低減する。
線を従来の等長配線による信号分配方式からバス接続に
よる信号分配方式に変えることにより迂回配線の為、配
線チャネルの使用率が高くなるのを押え、基板の配線工
数を大幅に低減する。
第１図は本発明の一実施例で有るディジタルパターンテ
スタの概略図を示すもので有る。
スタの概略図を示すもので有る。
タイミング発生器１−１、パターン発生器１−２からバ
ス４を介し基板２上の各ＬＳＩ３−１．３−２．・・・
・・・３−ｎの順に配線長の差だけ時間差（第１図にｔ
２〜ｔｎで示す時間差）を持って供給される。但し、こ
の時間差は各ＬＳＩ３−１〜３−ｎ内に予めタイミング
キャリブレーション用として持っている可変遅延回路５
−３．５−４．５−５で補正し、被測定物６に対しては
等時刻性を保障する。
ス４を介し基板２上の各ＬＳＩ３−１．３−２．・・・
・・・３−ｎの順に配線長の差だけ時間差（第１図にｔ
２〜ｔｎで示す時間差）を持って供給される。但し、こ
の時間差は各ＬＳＩ３−１〜３−ｎ内に予めタイミング
キャリブレーション用として持っている可変遅延回路５
−３．５−４．５−５で補正し、被測定物６に対しては
等時刻性を保障する。
第２図はバス接続による信号分配の物理的イメージを示
すもので有り、基板２に供給された信号はＬＳＩ３−１
からシリアル配線で各ＬＳＩへ供給されて行く、尚、第
２図では各ＬＳＩ間を接続する信号配線は１本しか示し
て無いがこれは説明を簡単化する為で有り、実際には複
数本の信号線が存在する。
すもので有り、基板２に供給された信号はＬＳＩ３−１
からシリアル配線で各ＬＳＩへ供給されて行く、尚、第
２図では各ＬＳＩ間を接続する信号配線は１本しか示し
て無いがこれは説明を簡単化する為で有り、実際には複
数本の信号線が存在する。
ここで各ＬＳＩ間を特にどれだけの配線長で接続しなく
てはいけないと言うことは無く、配線の都合で任意の配
線長を選択して良い、但し、２つのＬＳＩ間の配線長は
同じにするのが一般的で有る。（例えばＬＳＩ３−１と
ＬＳＩ３−２の間の配線長はある任意の配線長で全て統
一する。）第３図は従来の実施例を示すもので有る。基
板２に供給された信号は分配器７を介し、各ＬＳＩ３−
１〜３−８へ等長配線８（第３図にｔｍで示す時間）で
供給される。その結果、迂回配線により配線チャネルの
使用率が高くなる。
てはいけないと言うことは無く、配線の都合で任意の配
線長を選択して良い、但し、２つのＬＳＩ間の配線長は
同じにするのが一般的で有る。（例えばＬＳＩ３−１と
ＬＳＩ３−２の間の配線長はある任意の配線長で全て統
一する。）第３図は従来の実施例を示すもので有る。基
板２に供給された信号は分配器７を介し、各ＬＳＩ３−
１〜３−８へ等長配線８（第３図にｔｍで示す時間）で
供給される。その結果、迂回配線により配線チャネルの
使用率が高くなる。
以上の様に本発明によれば、迂回配線の必要が無くなる
ことにより、配線チャネルの使用率が大幅に低減すると
言う効果が有る。
ことにより、配線チャネルの使用率が大幅に低減すると
言う効果が有る。
本発明によれば、基板上の迂回配線が大幅に減るので、
配線チャネルの使用率が下がり、配線作業の工数が大幅
に減る。
配線チャネルの使用率が下がり、配線作業の工数が大幅
に減る。
第１図は本発明の一実施例で有るディジタルパターンテ
スタの概略説明図、第２図は第１図の基板上のＬＳＩ間
の配線図、第３図は第２図に対応する従来例の説明図で
ある。 １−１・・・タイミング発生器、１−２・・・パターン
発生器、２・・・基板、３−１〜３− ｎ−・Ｌ Ｓ
Ｉ、４・・・信号分配、５−３．５−４．５−５・・・
可変遅延回路、６・・・被測定物、７・・・分配器、８
・・・信号分配。 尾 ３図
スタの概略説明図、第２図は第１図の基板上のＬＳＩ間
の配線図、第３図は第２図に対応する従来例の説明図で
ある。 １−１・・・タイミング発生器、１−２・・・パターン
発生器、２・・・基板、３−１〜３− ｎ−・Ｌ Ｓ
Ｉ、４・・・信号分配、５−３．５−４．５−５・・・
可変遅延回路、６・・・被測定物、７・・・分配器、８
・・・信号分配。 尾 ３図
Claims (1)
- １、タイミング発生器、パターン発生器、ピンエレクト
ロニクスを備え、前記ピンエレクトロニクス内に可変遅
延回路を含むディジタルパターンテスタに於いて、前記
タイミング発生器、パターン発生器からの供給信号を前
記ピンエレクトロニクス搭載の基板上でバス接続にして
、順次前記ピンエレクトロニクスへ配線することを特徴
とする信号分配方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063685A JPH02243978A (ja) | 1989-03-17 | 1989-03-17 | 信号分配方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063685A JPH02243978A (ja) | 1989-03-17 | 1989-03-17 | 信号分配方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02243978A true JPH02243978A (ja) | 1990-09-28 |
Family
ID=13236475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1063685A Pending JPH02243978A (ja) | 1989-03-17 | 1989-03-17 | 信号分配方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02243978A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100989577B1 (ko) * | 2008-03-12 | 2010-10-25 | 주식회사 유니테스트 | Ｍｕｔ 보드 |
-
1989
- 1989-03-17 JP JP1063685A patent/JPH02243978A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100989577B1 (ko) * | 2008-03-12 | 2010-10-25 | 주식회사 유니테스트 | Ｍｕｔ 보드 |
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