JPH0224175Y2 - - Google Patents
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- Publication number
- JPH0224175Y2 JPH0224175Y2 JP2423384U JP2423384U JPH0224175Y2 JP H0224175 Y2 JPH0224175 Y2 JP H0224175Y2 JP 2423384 U JP2423384 U JP 2423384U JP 2423384 U JP2423384 U JP 2423384U JP H0224175 Y2 JPH0224175 Y2 JP H0224175Y2
- Authority
- JP
- Japan
- Prior art keywords
- leaf spring
- spring contact
- power
- contact
- gnd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000009977 dual effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
Landscapes
- Slide Switches (AREA)
Description
【考案の詳細な説明】
〔産業上の技術分野〕
本考案は電子装置などに組込まれるデユアルイ
ンラインパツケージスイツチ（以下DIPスイツチ
と称す）に関する。
ンラインパツケージスイツチ（以下DIPスイツチ
と称す）に関する。
一般にDIPスイツチは第１図に示すように、ケ
ース１内に多数のGND端子２及び電源端子３を
取付け、これら端子２，３間をスライドレバーな
どの操作によりオン・オフさせるようにしてい
る。そしてDIPスイツチのオン・オフ状態を検知
する場合には、DIPスイツチとは別体として低抗
器４を設けている。
ース１内に多数のGND端子２及び電源端子３を
取付け、これら端子２，３間をスライドレバーな
どの操作によりオン・オフさせるようにしてい
る。そしてDIPスイツチのオン・オフ状態を検知
する場合には、DIPスイツチとは別体として低抗
器４を設けている。
しかしながら、DIPスイツチはプリント基板に
取付けられる場合が多く、そのため小型で多数の
端子を内蔵したものが要求されるのであるが、上
記の如くその開閉状態検知のために、低抗器を外
付けすると、基板に対する実装効率が悪くなると
いう問題がある。
取付けられる場合が多く、そのため小型で多数の
端子を内蔵したものが要求されるのであるが、上
記の如くその開閉状態検知のために、低抗器を外
付けすると、基板に対する実装効率が悪くなると
いう問題がある。
本考案は上述した従来のDIPスイツチの問題点
を改善すべくなしたものであり、スイツチの開閉
状態を検知するための低抗器を内蔵することによ
り基板の実装効率を高め得るようにしたDIPスイ
ツチを提供することを目的とする。
を改善すべくなしたものであり、スイツチの開閉
状態を検知するための低抗器を内蔵することによ
り基板の実装効率を高め得るようにしたDIPスイ
ツチを提供することを目的とする。
上記目的を達成すべく本考案はDIPスイツチの
GND用及び電源用の接点を板バネ接点とし、更
にケース内に低抗器を製込み、上記接点が開の状
態で低抗器に電源用の板バネ接点を接触させ、上
記接点が閉の状態で低抗器から電源用板バネ接点
を離すようにしたことをその概要としている。
GND用及び電源用の接点を板バネ接点とし、更
にケース内に低抗器を製込み、上記接点が開の状
態で低抗器に電源用の板バネ接点を接触させ、上
記接点が閉の状態で低抗器から電源用板バネ接点
を離すようにしたことをその概要としている。
以下に、本考案の実施例を第２図及至第７図に
基いて説明する。
基いて説明する。
第２図及至第５図は本考案に係るDIPスイツチ
がオフ状態にある場合を示し、第２図はDIPスイ
ツチの内部構造を示す平面図、第３図は第２図の
Ａ−Ａ線断面図、第４図は第２図のＢ−Ｂ線断面
図、第５図はオフ状態の等価回路図であり、本実
施例にあつては４回路のものを示した。
がオフ状態にある場合を示し、第２図はDIPスイ
ツチの内部構造を示す平面図、第３図は第２図の
Ａ−Ａ線断面図、第４図は第２図のＢ−Ｂ線断面
図、第５図はオフ状態の等価回路図であり、本実
施例にあつては４回路のものを示した。
DIPスイツチは底板１０にカバー１１を取付け
ることでボツクス状ケースを形成し、底板１０の
マイナス側部にはコモンラインを兼ねるGND用
の板バネ接点１２を固着し、他端部にはスイツチ
の開閉状態を検知するためのデータラインを兼ね
る電源用の板バネ接点１３を固着している。また
ケース内にはカバー１１が形成した開口１４から
摘み部１５が突出するスライドレバー１６を配設
し、この可動レバー１６の突部１７を板バネ接点
１２の上面に当接させている。
ることでボツクス状ケースを形成し、底板１０の
マイナス側部にはコモンラインを兼ねるGND用
の板バネ接点１２を固着し、他端部にはスイツチ
の開閉状態を検知するためのデータラインを兼ね
る電源用の板バネ接点１３を固着している。また
ケース内にはカバー１１が形成した開口１４から
摘み部１５が突出するスライドレバー１６を配設
し、この可動レバー１６の突部１７を板バネ接点
１２の上面に当接させている。
一方、底板１０には枠状のストツパ１８を設
け、このストツパ１８に板バネ接点１３を当接さ
せることで板バネ接点１３の上方への位置規制を
行なつている。
け、このストツパ１８に板バネ接点１３を当接さ
せることで板バネ接点１３の上方への位置規制を
行なつている。
またストツパ１８の裏面には、一端がVCC端
子からの電源ライン２０に接続された低抗器１９
を取付け、板バネ接点１３が上方に位置した状態
でこの低抗器１９の他端に接触するようにしてい
る。
子からの電源ライン２０に接続された低抗器１９
を取付け、板バネ接点１３が上方に位置した状態
でこの低抗器１９の他端に接触するようにしてい
る。
而して、板バネ接点１２と板バネ接点１３とが
開の状態、つまりDIPスイツチがオフの状態いあ
つては、第５図に示す如く、VCC端子と電源端
子とが、板バネ接点１３、低抗器１９及び電源ラ
イン２０を介して導通する。
開の状態、つまりDIPスイツチがオフの状態いあ
つては、第５図に示す如く、VCC端子と電源端
子とが、板バネ接点１３、低抗器１９及び電源ラ
イン２０を介して導通する。
また、以上に示す状態から可動レバー１６をオ
ン方向、即ち第３図中右方向へ移動すると、第６
図に示す如く、可動レバー１６の突部１７により
板バネ接点１２が押し下げられて板バネ接点１３
と接触し、同時に板バネ接点１３は板バネ接点１
２と接触したまま押し下げられ、低抗器との接触
状態が解除される。その結果第７図に示すように
GND端子と電源端子とが板バネ接点１２，１３
を介して導通状態となりDIPスイツチがオンとな
る。また、このとき、VCC端子と電源端子とは
非導通状態となつている。
ン方向、即ち第３図中右方向へ移動すると、第６
図に示す如く、可動レバー１６の突部１７により
板バネ接点１２が押し下げられて板バネ接点１３
と接触し、同時に板バネ接点１３は板バネ接点１
２と接触したまま押し下げられ、低抗器との接触
状態が解除される。その結果第７図に示すように
GND端子と電源端子とが板バネ接点１２，１３
を介して導通状態となりDIPスイツチがオンとな
る。また、このとき、VCC端子と電源端子とは
非導通状態となつている。
而して、DIPスイツチの状態を内部に設けた低
抗器を介して読み込むことが可能となる。
抗器を介して読み込むことが可能となる。
尚、図示例では可動レバーとして可動レバーを
用いた例を示したが、本考案はこれに限定される
ものでなく、ピアノ式或いはロータリー式レバー
を用いたDIPスイツチにも適用し得る。
用いた例を示したが、本考案はこれに限定される
ものでなく、ピアノ式或いはロータリー式レバー
を用いたDIPスイツチにも適用し得る。
以上に説明したように、本考案によれば、従来
からDIPスイツチの状態を読み込むべく、スイツ
チの外部に設けていた低抗器を内部に配設するよ
うにしたので、プリント基板の実装効率を向上す
ることができ、更に部品点数の削減となるためコ
ストダウンにもつながる等多くの効果を奏する。
からDIPスイツチの状態を読み込むべく、スイツ
チの外部に設けていた低抗器を内部に配設するよ
うにしたので、プリント基板の実装効率を向上す
ることができ、更に部品点数の削減となるためコ
ストダウンにもつながる等多くの効果を奏する。
第１図は従来のDIPスイツチの回路図、第２図
は本考案に係るDIPスイツチのオフ状態における
内部構造を示す平面図、第３図は第２図のＡ−Ａ
線断面図、第４図は第２図のＢ−Ｂ線断面図、第
５図は同DIPスイツチのオフ状態を示す等価回路
図、第６図はオン特徴における第３図と同様の断
面図、第７図は同DIPスイツチのオン状態を示す
等価回路図である。 １２……GND用板バネ接点、１３……電源用
板バネ接点、１６……可動レバー、１８……スト
ツパ、１９……抵抗器、２０……電源ライン。
は本考案に係るDIPスイツチのオフ状態における
内部構造を示す平面図、第３図は第２図のＡ−Ａ
線断面図、第４図は第２図のＢ−Ｂ線断面図、第
５図は同DIPスイツチのオフ状態を示す等価回路
図、第６図はオン特徴における第３図と同様の断
面図、第７図は同DIPスイツチのオン状態を示す
等価回路図である。 １２……GND用板バネ接点、１３……電源用
板バネ接点、１６……可動レバー、１８……スト
ツパ、１９……抵抗器、２０……電源ライン。
Claims (1)
- ボツクス状ケースにおける底板のマイナス側部
に装着され、一部がコモンラインを兼ねるGND
用の複数の板バネ接点と、上記底板の他端部に装
着され、可動レバーの移動により上記GND用の
複数の板バネ接点とそれぞれ接離される、データ
ラインを兼ねる電源用の複数の板バネ接点と、上
記各電源用板バネが前記底板から所定量以上離間
することを規制する枠状のストツパと、上記スト
ツパの電源用板バネと対向する面に装着され、一
端が電源ラインに接続されるとともに、電源用板
バネ接点とGND用板バネ接点とがオフ状態のと
き電源用板バネ接点が他端に接触し、オン状態の
とき上記電源用板バネ接点が上記他端から離間す
る複数の抵抗器とを有することを特徴とする、デ
ユアルインラインパツケージスイツチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2423384U JPS60136437U (ja) | 1984-02-22 | 1984-02-22 | デユアルインラインパツケ−ジスイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2423384U JPS60136437U (ja) | 1984-02-22 | 1984-02-22 | デユアルインラインパツケ−ジスイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136437U JPS60136437U (ja) | 1985-09-10 |
| JPH0224175Y2 true JPH0224175Y2 (ja) | 1990-07-03 |
Family
ID=30518198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2423384U Granted JPS60136437U (ja) | 1984-02-22 | 1984-02-22 | デユアルインラインパツケ−ジスイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136437U (ja) |
-
1984
- 1984-02-22 JP JP2423384U patent/JPS60136437U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60136437U (ja) | 1985-09-10 |
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