JPH02241239A - 宅内クロック生成回路 - Google Patents
宅内クロック生成回路Info
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- JPH02241239A JPH02241239A JP1062894A JP6289489A JPH02241239A JP H02241239 A JPH02241239 A JP H02241239A JP 1062894 A JP1062894 A JP 1062894A JP 6289489 A JP6289489 A JP 6289489A JP H02241239 A JPH02241239 A JP H02241239A
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- Japan
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- 238000012544 monitoring process Methods 0.000 claims description 11
- 238000001514 detection method Methods 0.000 claims description 4
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- 238000010586 diagram Methods 0.000 description 11
- 238000000605 extraction Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
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Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
加入者側の回線終端装置に設けられる宅内クロック生成
回路に関し、 回線断状態等の障害時においてもＰＬＬ回路を安定に動
作させることができるようにすることを目的とし、 抽出された基準クロックの異常状態を検出する監視部と
、モード切替部を含むＰＬＬ回路とを備え、該切替部が
、該監視部からの異常状態検出出力を受けた時、該ＰＬ
Ｌ回路をノーマルＰＬＬモードから固定中心周波数出力
モードに切り替えるように構成する。
回路に関し、 回線断状態等の障害時においてもＰＬＬ回路を安定に動
作させることができるようにすることを目的とし、 抽出された基準クロックの異常状態を検出する監視部と
、モード切替部を含むＰＬＬ回路とを備え、該切替部が
、該監視部からの異常状態検出出力を受けた時、該ＰＬ
Ｌ回路をノーマルＰＬＬモードから固定中心周波数出力
モードに切り替えるように構成する。
本発明は、宅内クロック生成回路に関し、特に高速ディ
ジタル専用線の加入者側の回線終端装置における宅内ク
ロック生成回路に関するものである。
ジタル専用線の加入者側の回線終端装置における宅内ク
ロック生成回路に関するものである。
高速ディジタル専用線は、６４ｋｂ／ｓから６１４４ｋ
ｂ八までの伝送レートのディジタルデータを伝送するも
ので、第６図に示すように局内（親）側の中継用回線終
端盤（ＯＣＵ）と、宅内（子）側においてディジタル回
線多重化装置（ＭＵＸ）４４を介して端末４５に接続さ
れた回線終端装置（ＤＳＵ）４３とを有線又は無線の伝
送回線４２により接続している。
ｂ八までの伝送レートのディジタルデータを伝送するも
ので、第６図に示すように局内（親）側の中継用回線終
端盤（ＯＣＵ）と、宅内（子）側においてディジタル回
線多重化装置（ＭＵＸ）４４を介して端末４５に接続さ
れた回線終端装置（ＤＳＵ）４３とを有線又は無線の伝
送回線４２により接続している。
この内、回線終端装Ｗ４３は第７図に示すように、無線
の場合では、無線送受信装置４０からの受信信号（例え
ば８ Ｍｂ／Ｓ）をクロック抽出部５１で抽出し、この
抽出されたクロックに基づいてフレームデータ処理部５
２が受信信号をフレーム同期をとって宅内フレームデー
タ処理部５３に送る。
の場合では、無線送受信装置４０からの受信信号（例え
ば８ Ｍｂ／Ｓ）をクロック抽出部５１で抽出し、この
抽出されたクロックに基づいてフレームデータ処理部５
２が受信信号をフレーム同期をとって宅内フレームデー
タ処理部５３に送る。
宅内側では回線側のクロックと周波数が異なっているた
め（例えば６４ ｋｂ／ｓ） 、クロック抽出部５１で
抽出したクロックを宅内クロック生成部５４で宅内用ク
ロックに変換して宅内フレームデータ処理部５３にクロ
ックを与え、これによって宅内フレームデータ処理部５
３で宅内用のフレームデータに変換して宅内側多重化装
置４４へ送る。
め（例えば６４ ｋｂ／ｓ） 、クロック抽出部５１で
抽出したクロックを宅内クロック生成部５４で宅内用ク
ロックに変換して宅内フレームデータ処理部５３にクロ
ックを与え、これによって宅内フレームデータ処理部５
３で宅内用のフレームデータに変換して宅内側多重化装
置４４へ送る。
また、宅内側多重化装置４４からの送信信号は宅内クロ
ック抽出部５５でクロック抽出され、このクロックにま
り宅内フレームデータ処理部５６でフレーム同期をとり
、クロック抽出部５１からの伝送りロックによりフレー
ムデータ処理部５７で回線側のフレームデータに変換し
て無線送受信装置４０より局側へ送信する。
ック抽出部５５でクロック抽出され、このクロックにま
り宅内フレームデータ処理部５６でフレーム同期をとり
、クロック抽出部５１からの伝送りロックによりフレー
ムデータ処理部５７で回線側のフレームデータに変換し
て無線送受信装置４０より局側へ送信する。
このような加入者側の回線終端装置４３では、無線回線
を利用したものの方が有線回線を利用したものより設置
が容易で短期間にでき、然も低順であるという利点があ
る反面、降雨等の気象条件により回線が断状態になり易
い。
を利用したものの方が有線回線を利用したものより設置
が容易で短期間にでき、然も低順であるという利点があ
る反面、降雨等の気象条件により回線が断状態になり易
い。
そして、回線が断状態になると、回線終端装置４３では
、元々局側に対して従属同期式であるため、宅内側クロ
ックに影響を与えないようにする必要がある。
、元々局側に対して従属同期式であるため、宅内側クロ
ックに影響を与えないようにする必要がある。
第８図は、回線終端装置（ＤＳＵ）において従来から用
いられている宅内クロック生成回路例を示したもので、
ＰＬＬ回路６１とアラーム検出回路としてのフリフプフ
ロップ（以下、単にＦＦと言う）６２とで構成されてお
り、Ｐ Ｌ Ｌｕ回路１は更に、クロック抽出部５１（
第７図参照）からの基準クロックとｌ／ｍ分周器６２か
らのクロックとの位相比較器６３、この位相比較器６３
の出力のオフセットを吸収する演算増幅器６４（利得＝
１）、ＬＰＦ６５、増幅目的の演算増幅器６６、ＶＣ０
６Ｂの人力オフセット電圧に合わせるための演算増幅６
７ （ＶＣＯの入力オフセット電圧が０であれば不要）
、及びＶＣＯ６Ｂの出力を１／ｎ分周する分周器６９で
構成されている。
いられている宅内クロック生成回路例を示したもので、
ＰＬＬ回路６１とアラーム検出回路としてのフリフプフ
ロップ（以下、単にＦＦと言う）６２とで構成されてお
り、Ｐ Ｌ Ｌｕ回路１は更に、クロック抽出部５１（
第７図参照）からの基準クロックとｌ／ｍ分周器６２か
らのクロックとの位相比較器６３、この位相比較器６３
の出力のオフセットを吸収する演算増幅器６４（利得＝
１）、ＬＰＦ６５、増幅目的の演算増幅器６６、ＶＣ０
６Ｂの人力オフセット電圧に合わせるための演算増幅６
７ （ＶＣＯの入力オフセット電圧が０であれば不要）
、及びＶＣＯ６Ｂの出力を１／ｎ分周する分周器６９で
構成されている。
このような宅内クロック生成回路においては、分周器６
２からのクロックと基準クロックとをＦＦ６２に監視し
、両クロックが同期しているときにはＦＦ６２がリセッ
トされた状態でありＬＥＤ７０からはアラーム出力は発
生されないが、非同期のときにはＦＦ６２がセットされ
るためＬＥＤ７０からアラームが発生されるようになっ
ており、宅内側ではこのアラーム出力により障害状態を
知らせると共に、ＦＦ６２のアラーム出力を宅内フレー
ムデータ処理部５３で生成される宅内フレームデータ（
第９図参照）の制御ビット部分ＳＴＩ・・・Ｓｒ１・・
・にそのアラーム出力を挿入して後続の多重化装置等で
アラーム処理ができるようにしている。
２からのクロックと基準クロックとをＦＦ６２に監視し
、両クロックが同期しているときにはＦＦ６２がリセッ
トされた状態でありＬＥＤ７０からはアラーム出力は発
生されないが、非同期のときにはＦＦ６２がセットされ
るためＬＥＤ７０からアラームが発生されるようになっ
ており、宅内側ではこのアラーム出力により障害状態を
知らせると共に、ＦＦ６２のアラーム出力を宅内フレー
ムデータ処理部５３で生成される宅内フレームデータ（
第９図参照）の制御ビット部分ＳＴＩ・・・Ｓｒ１・・
・にそのアラーム出力を挿入して後続の多重化装置等で
アラーム処理ができるようにしている。
しかしながら、このような宅内クロック生成回路では、
回線断状態が発生した場合、ＰＬＩ−回路６１における
各素子が持つオフセットが次第に増幅されて行くため、
第５図（ｂ）に示すようにＶＣＯ６８の制御電圧が制御
範囲を越えてしまい、ＶＣＯの発振周波数は同期時の周
波数に対して大きく外れてしまい、自走状態となってＰ
ＬＬ回路６１は暴走する。
回線断状態が発生した場合、ＰＬＩ−回路６１における
各素子が持つオフセットが次第に増幅されて行くため、
第５図（ｂ）に示すようにＶＣＯ６８の制御電圧が制御
範囲を越えてしまい、ＶＣＯの発振周波数は同期時の周
波数に対して大きく外れてしまい、自走状態となってＰ
ＬＬ回路６１は暴走する。
このため、宅内フレームデータ処理部５３は第９図に示
すような宅内フレームデータを生成することができず、
後続の装置にアラームを伝えることができず、単にフレ
ーム同期外れとしか認識できないという問題点があった
。
すような宅内フレームデータを生成することができず、
後続の装置にアラームを伝えることができず、単にフレ
ーム同期外れとしか認識できないという問題点があった
。
従って、本発明は、加入者側の回線終端装置に設けられ
る宅内クロック生成回路において、回線断状態等の障害
時においてもＰＬＬ回路を安定に動作させることができ
るようにすることを目的とする。
る宅内クロック生成回路において、回線断状態等の障害
時においてもＰＬＬ回路を安定に動作させることができ
るようにすることを目的とする。
〔課題を解決するための手段］
上記の課題を解決するため、本発明に係る宅内クロック
生成回路では、第１図に原理的に示すように、抽出され
た基準クロックの異常状態を検出する監視部１と、モー
ド切替部２を含むＰＬＬ回路３とを備えている。そして
、切替部２が、該監視部２からの異常状態検出出力を受
けた時、該ＰＬＬ回路３をノーマルＰＬＬモードから固
定中心周波数出力モードに切り替えるようにしている。
生成回路では、第１図に原理的に示すように、抽出され
た基準クロックの異常状態を検出する監視部１と、モー
ド切替部２を含むＰＬＬ回路３とを備えている。そして
、切替部２が、該監視部２からの異常状態検出出力を受
けた時、該ＰＬＬ回路３をノーマルＰＬＬモードから固
定中心周波数出力モードに切り替えるようにしている。
第１図に示す本発明では、監視部１で基準クロックの異
常状態を常に監視しており、基準クロックが正常である
ときにはモード切替部２はＰＬＬ回路３としての通常の
動作を行って宅内クロックを生成する。
常状態を常に監視しており、基準クロックが正常である
ときにはモード切替部２はＰＬＬ回路３としての通常の
動作を行って宅内クロックを生成する。
基準クロックに異常状態が発生すると、これを検出した
監視部１はＰＬＬ回路３内のモード切替部２を切り替え
てＰ Ｌ Ｌ回路３の発振周波数を中心周波数に固定す
る。
監視部１はＰＬＬ回路３内のモード切替部２を切り替え
てＰ Ｌ Ｌ回路３の発振周波数を中心周波数に固定す
る。
これにより、基準クロックの異常時にＰＬＬ回路３から
発生される宅内クロックが大きく外れることはなくなり
、正常な宅内フレームデータを生成することができる。
発生される宅内クロックが大きく外れることはなくなり
、正常な宅内フレームデータを生成することができる。
第３図は、本発明に係る宅内クロック生成回路の一実施
例を示したものであり、この実施例においては、監視部
１は基準クロックを入力するマルチハイブレーク１１と
、基準クロックをカウントするカウンタ１２と、カウン
タ１２のリップルキャリイ出力を人力するマルチバイブ
レーク１３と、マルチバイブレーク１１と１３のＯＲゲ
ート１４とで構成されている。尚、カウンタ１２は分周
器６２からの分周クロックによりリセット信号発生回路
１５からのリセット信号によりリセットされるようにな
っている。
例を示したものであり、この実施例においては、監視部
１は基準クロックを入力するマルチハイブレーク１１と
、基準クロックをカウントするカウンタ１２と、カウン
タ１２のリップルキャリイ出力を人力するマルチバイブ
レーク１３と、マルチバイブレーク１１と１３のＯＲゲ
ート１４とで構成されている。尚、カウンタ１２は分周
器６２からの分周クロックによりリセット信号発生回路
１５からのリセット信号によりリセットされるようにな
っている。
また、ＰＬＬ回路３には、増幅器６６と増幅器６７との
間にモード切替部２が挿入されている。
間にモード切替部２が挿入されている。
第３図はモード切替部２の実施例を示した回路図で、こ
の実施例では、ＯＲゲート１４からのオン／オフ信号に
よりトランジスタＱ１、Ｑ２を介してリレーＲＬを駆動
し、このリレーＲＬの接点ｒ！を動かすことＧこより、
増幅器６７の入力電圧を切り替えている。
の実施例では、ＯＲゲート１４からのオン／オフ信号に
よりトランジスタＱ１、Ｑ２を介してリレーＲＬを駆動
し、このリレーＲＬの接点ｒ！を動かすことＧこより、
増幅器６７の入力電圧を切り替えている。
以下、第２図及び第３図に示す実施例の動作を説明する
。
。
基準クロックが正常に入力されているときには、監視部
１の出力はオフとなりリレーＲＬは駆動されず、従って
その接点ｒ２は図示の実線位置に在ってオープン状態に
なっている。
１の出力はオフとなりリレーＲＬは駆動されず、従って
その接点ｒ２は図示の実線位置に在ってオープン状態に
なっている。
従って、このＰＬＬ回路３は通常のノーマルなＰＬＬ動
作を行って宅内クロックを生成する。
作を行って宅内クロックを生成する。
一方、基準クロックが異常な状態となったとき、即ち、
第４図（ａ）に示すようにクロック断状態となった場合
、或いは本来の周波数より異常に高い周波数でありリセ
ット信号発生回路１５からのリセット信号ではリセット
できない場合、にはそれぞれ同図（ｂ）に示すようにマ
ルチバイブレーク１１が一定時間内に変化点を検出しな
いか或いはカウンタ１２のリップルキャリイＲＣが出力
されてマルチバイブレーク１３が一定時間内に変化点を
検出しないかによりＯＲゲート１４からオン信号をモー
ド切替部２に送る。
第４図（ａ）に示すようにクロック断状態となった場合
、或いは本来の周波数より異常に高い周波数でありリセ
ット信号発生回路１５からのリセット信号ではリセット
できない場合、にはそれぞれ同図（ｂ）に示すようにマ
ルチバイブレーク１１が一定時間内に変化点を検出しな
いか或いはカウンタ１２のリップルキャリイＲＣが出力
されてマルチバイブレーク１３が一定時間内に変化点を
検出しないかによりＯＲゲート１４からオン信号をモー
ド切替部２に送る。
このＯＲゲート１４からのアラーム信号を受けたモード
切替部２では、トランジスタＱ１、Ｑ２がオンとなって
リレーＲＬを励磁し、以てその接点ｒｊ２を点線位置に
切り替える。
切替部２では、トランジスタＱ１、Ｑ２がオンとなって
リレーＲＬを励磁し、以てその接点ｒｊ２を点線位置に
切り替える。
これにより、増幅器６７は第５図（ａ）に示すように一
方の入力端子が０■に接地されるため、その出力電圧は
同図（ハ）に示すようにＶＣ０６８の出力周波数領域の
丁度中心を示す制御電圧ｒｕ （この例では３．５Ｖ
）を出力する。この制御電圧ｆｕによりＶＣ０６８は理
論上の宅内クロック周波数のｎ倍に一致したパルスを出
力する。
方の入力端子が０■に接地されるため、その出力電圧は
同図（ハ）に示すようにＶＣ０６８の出力周波数領域の
丁度中心を示す制御電圧ｒｕ （この例では３．５Ｖ
）を出力する。この制御電圧ｆｕによりＶＣ０６８は理
論上の宅内クロック周波数のｎ倍に一致したパルスを出
力する。
従って、ＶＣ０６Ｂから出力され、分周器６９で１ ／
ｎに分周された宅内クロックは正常値と略同じ周波数
となり、後続の多重化装置の受信感度内に十分収まるの
で、同期状態を維持することができる。
ｎに分周された宅内クロックは正常値と略同じ周波数
となり、後続の多重化装置の受信感度内に十分収まるの
で、同期状態を維持することができる。
尚、ＶＣ０６Ｂの制御電圧がオフセットを持たない場合
には、増幅器６７を設ける必要は無く、ＶＣ０６Ｂの制
御電圧をそのままＯ■に接地すればよい。
には、増幅器６７を設ける必要は無く、ＶＣ０６Ｂの制
御電圧をそのままＯ■に接地すればよい。
このように、本発明に係る宅内クロック生成回路によれ
ば、基準クロックが異常なとき、ＰＬＬ回路の出力周波
数を強制的に中心周波数に固定するように構成したので
、宅内クロックが大きく同期外れを起こすことを防ぐこ
とができ、後続の装置に正しくアラーム転送を行うこと
ができる。従って、高速ディジタル専用線システムに用
いた場合に、システム全体の性能及び信顧性を向上させ
ることができる。
ば、基準クロックが異常なとき、ＰＬＬ回路の出力周波
数を強制的に中心周波数に固定するように構成したので
、宅内クロックが大きく同期外れを起こすことを防ぐこ
とができ、後続の装置に正しくアラーム転送を行うこと
ができる。従って、高速ディジタル専用線システムに用
いた場合に、システム全体の性能及び信顧性を向上させ
ることができる。
第１図は本発明に係る宅内クロック生成回路の原理的な
ブロック図、 第２図は本発明に係る宅内クロック生成回路の実施例を
示したブロック図、 第３図は本発明に用いるモード切替部の一実施例を示す
回路図、 第４図は基準クロックの異常状態を示す図、第５図は■
ＣＯの特性を説明するための図、第６図は高速ディジタ
ル専用線のシステム構成図、 第７図は回線終端装置 （ＤＳυ）の−射的なブロック
図、 第８図は従来例の構成ブロック図、 第９図は宅内データフォーマットを示す図、である。 第１図において、 １・・・監視部、 ２・・・モード切替部、 ３・・・ＰＬＬ回路。 図中、同一符号は同−又は相当部分を示す。
ブロック図、 第２図は本発明に係る宅内クロック生成回路の実施例を
示したブロック図、 第３図は本発明に用いるモード切替部の一実施例を示す
回路図、 第４図は基準クロックの異常状態を示す図、第５図は■
ＣＯの特性を説明するための図、第６図は高速ディジタ
ル専用線のシステム構成図、 第７図は回線終端装置 （ＤＳυ）の−射的なブロック
図、 第８図は従来例の構成ブロック図、 第９図は宅内データフォーマットを示す図、である。 第１図において、 １・・・監視部、 ２・・・モード切替部、 ３・・・ＰＬＬ回路。 図中、同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 加入者側の回線終端装置に設けられる宅内クロック生成
回路において、 抽出された基準クロックの異常状態を検出する監視部（
１）と、 モード切替部（２）を含むＰＬＬ回路（３）とを備え、
該切替部（２）が、該監視部（２）からの異常状態検出
出力を受けた時、該ＰＬＬ回路（３）をノーマルＰＬＬ
モードから固定中心周波数出力モードに切り替えること
を特徴とした宅内クロック生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1062894A JPH02241239A (ja) | 1989-03-15 | 1989-03-15 | 宅内クロック生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1062894A JPH02241239A (ja) | 1989-03-15 | 1989-03-15 | 宅内クロック生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02241239A true JPH02241239A (ja) | 1990-09-25 |
Family
ID=13213410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1062894A Pending JPH02241239A (ja) | 1989-03-15 | 1989-03-15 | 宅内クロック生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02241239A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7973780B2 (en) | 2001-05-02 | 2011-07-05 | Lg Electronics Inc. | Electromagnetic interference prevention apparatus for flat panel display |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60245331A (ja) * | 1984-05-21 | 1985-12-05 | Fujitsu Ltd | クロツク再生方式 |
| JPS61227440A (ja) * | 1985-04-02 | 1986-10-09 | Fujitsu Ltd | 網終端装置のクロツク選択制御装置 |
| JPS63276921A (ja) * | 1987-02-02 | 1988-11-15 | Matsushita Electric Ind Co Ltd | Ｐｌｌ回路 |
-
1989
- 1989-03-15 JP JP1062894A patent/JPH02241239A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60245331A (ja) * | 1984-05-21 | 1985-12-05 | Fujitsu Ltd | クロツク再生方式 |
| JPS61227440A (ja) * | 1985-04-02 | 1986-10-09 | Fujitsu Ltd | 網終端装置のクロツク選択制御装置 |
| JPS63276921A (ja) * | 1987-02-02 | 1988-11-15 | Matsushita Electric Ind Co Ltd | Ｐｌｌ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7973780B2 (en) | 2001-05-02 | 2011-07-05 | Lg Electronics Inc. | Electromagnetic interference prevention apparatus for flat panel display |
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