JPH02240897A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要〕 半導体記憶装置特に、スクリーニング試験時間を短縮す
るための、ブーストワード線の多重選択装置に関し、 電源やブースト回路に大きな影響を与えずにブーストワ
ード線の同時選択が可能で、スクリーニング時間を短縮
できるようにすることを目的とし、複数のワード線とビ
ット線を有し、該ワード線を選択時には電源電圧より高
いレベルにブーストする半導体記憶装置において、前記
ワード線を、選択後その次以降のワード線を選択する間
も非選択に戻すことなく選択状態を続けるようにして順
次、多重選択する手段と、ブーストされたワード線より
電流がワードドライバへ逆流するめを防ぐ手段と、多重
選択時にワード線のブーストレベルを維持する補償手段
とを設けた構成とする。

〔産業上の利用分野〕

本発明は、半導体記憶装置特に、スクリーニング試験時
間を短縮するための、ブーストワード線の多重選択装置
に関する。

メモリチップは製作後、全ビットがリード／ラント可能
か否かの試験（スクリーニング）を行ない、この結果良
品と判定されたものをパッケージに組み込み、それをバ
ーンイン試験しく数十〜数百時間にも及ぶ長時間、高温
状態で動作させ）、再びスクリーニングし、信頼性の保
証をする。ワード線に長時間電圧を加えて、該ワード線
とそれに接続するゲート電極などの周囲の絶縁層の耐圧
を試験することも重要である。

近年、半導体記憶装置は益々大容量化し、これに伴ない
スクリーニング時間が著しく増大している０例えば上記
耐圧試験では、ワード線は１本、２本、４本などの小数
本同時選択であるから、これで各ワード線に長時間電圧
を加える耐圧試験を行なったのでは、大容量メモリでは
試験所要時間が膨大なものになってしまう、そこで試験
所要時間の短縮が望まれている。

試験所要時間の圧縮には、テストモード時に人、出力デ
ータのビット圧縮を行なう方法がある。この方法では複
数ピント例えば８ビツトずつ同じデータを同時にライト
し、リード時には８ビツトの排他オアをとってその結果
を出力する。出力は１ビツトとすると、８ビツトの出力
には８サイクルを要するが、この方法ならｌサイクルで
よく、試験所要時間を１／８にすることができる。この
方法は、半導体メモリの全ピントのリード／ライト試験
時間の短縮には効果的であるが、ワード線を選択しての
眉間ストレス印加に関しては無効果であり、これにはワ
ード線多重選択が必要になる。

〔従来の技術〕

ワード線同時全選択の従来回路を第９図に示す。

ｐチャネルＭＯ３）ランジスタＱｏとｎチャネルＭＯ３
）ランジスタＱｌ　、　　Ｑ２　、・・・・・・でノア
ゲートを構成し、これをワードメインデコーダとし、そ
の出力をインバータＩ、、１２（ワードドライバ）に加
えてワード線ＷＬの選択／非選択を行なう、ワード全選
択時には、ワードメインデコーダのリセット信号ＲＥＸ
をＬ（ロー）レベルに固定しくＬｏｗ　Ｆｉｘにし）、
またプリデコーダアドレスＡＩ、Ａ２．・・・・・・も
Ｌレベルに固定する（図示しない回路により）、これで
トランジスタＱ、はオン％　Ｑ、、Ｑ２　、・・・・・
・はオフとなるから、デコーダ出力はＨとなり、ワード
線ＷＬはＨレベルになる（選択される）、第９図の回路
が各ワード線にあり、それらが−斉に上記のようになる
ので、メモリの全ワード線が同時に選択される。

しかしこの回路では、全ワード線の同時選択であるから
電源から供給されるピーク電流が増大する、ワード線を
ブーストする場合を考慮していない、という問題がある
。

複数ずつワード線を選択する従来回路を第１０図に示す
、この図ではワードデコーダ１０．１１゜・・・・・・
のノアゲートを構成するｎチャネルＭＯＳトランジスタ
に直列に、ｎチャネルトランジスタＱｏｓ　、　Ｑ　ｏ
ｓ　、　””＋　Ｑ１６　、　Ｑ＋ａ　、　””を挿入
し、これらをナントゲートＮ１．Ｎ２．・・・・・・で
オン／オフする。

動作を第１１図を参照しながら説明すると、ノーマルモ
ードでは、信号φがＬレベルのときトランジスタＱ　Ｇ
ｏ　、・・・・・・がオンでデコーダはプリチャージさ
れ、信号ＡがＬ１信号Ｂ、　Ｃ，・・・・・・がＨなら
ナンドゲー）Ｎ１．Ｎ２．・・・・・・の出力はＨで付
加トランジスタＱｏｓ、Ｇｌｏｓ、Ｑ１６．Ｑ１６、・
・・・・・はオンであり、この状態で信号φがＨになっ
て、アドレスＸ１．Ｎ２．Ｎ３．・・・・・・は全てＬ
ならデコーダｌＯの出力がＮ１他のデコーダ１１．１２
．・・・・・・の出力はＬになってワードＷＬＯが選択
、ＷＬＩ、ＷＬ２．は・・・・・・は非選択になる。

図示しないがアドレスＸ１．Ｘｌ、Ｎ２．・・・・・・
がＬならデコーダ１１の出力がＮ１他のデコーダの出力
はＬになり、ワード線ＷＬＩが選択、他のワード線は非
選択になる。以下間様である。

ワード線多重選択モードでは信号ＡはＨ１信号Ｂ、　Ｃ
，・・・・・・が選択すべきワード線群に従ってＨ／Ｌ
になる。第１１図では先ずＢ−Ｈ，Ｃ＝Ｌになり、この
結果ナンドゲー）Ｎｌの出力がＨ，Ｎ２の出力はＨとな
り、デコーダ１０．１１の出力が強制的にＨになってワ
ード線ＷＬＯとＷＬＩを選択する０次いでＢ＝Ｌ、Ｃ−
ＨにするとＮ１＝Ｈ，Ｎ２−Ｌとなってデコーダ１２．
１３の出力が強制的にＨになり、ワード線ＷＬ２とＷＬ
３が選択される。こうしてワード線は本例では２本ずつ
同時選択される。

強制的にＨ出力にはされないワードデコーダではアドレ
ス信号Ｘ１．Ｎ２．・・・・・・により非選択にする。

またこの回路ではワードドライバ２Ｇにブースト回路（
図示しない）が設けられており、ワード線選択時のレベ
ルは電源電圧以上にブーストされる。

この第１０図の方法では、多重選択モードではワード線
を複数本ずつ選択し、今回選択したワード線群は次のワ
ード線群の選択のとき非選択に戻される。従って選択時
間は長くなく（１本ずつの選択に対して本回路では２倍
になるだけ）、これを長くすれば全ワード線の選択、耐
用試験、に長大な時間がか−る。またこの回路では、ノ
ーマルモードに比べて多重選択モードでは同時に選択さ
れるワード線の数が多いのでワードドライバのブースト
レベルが下る、ブースト容量を大きくする必要がある等
の問題があり、またワードデコーダに余分なトランジス
タＱＯ５，ＱＯ６，・・・・・・を必要とする。

〔発明が解決しようとする課題〕

このように従来回路では、全フード線同時選択では電源
に与える影響が大きくまた選択ワード線レベルのブース
トに対処しておらず、複数ワード線の逐次選択では試験
所要時間をそれ程短縮できず、ブースト回路にかなりの
影響を与えるなどの問題がある。

本発明はか−る点を改善し、電源やブースト回路に大き
な影響を与えずにブーストワード線の全選択が可能で、
スクリーニング時間を短縮できるようにすることを目的
とするものである。

〔課題を解決するための手段〕

第１図に示すように本発明では多数のワード線ＷＬＯ，
ＷＬ１．・・・・・・とビット線ＢＬＯ，ＢＬＩ。

・・・・・・を有し、ワード線選択時には選択ワード線
を電源電圧より高いレベルにブーストする半導体記憶装
置に、ワード多重選択制御回路２１、逆流防止回路２３
、ブーストレベル補償回路２２、及びセンスアンプノン
リセット回路２４を設ける。

ワード多重選択制御回路２１はワードデコーダのリセッ
トを禁止し、ワードデコーダのアドレッシングによりワ
ードデコーダ１０，１１．・・・・・・に順次ワード線
ＷＬＯ，ＷＬＩ、・・・・・・を選択させ、そしてワー
ド線を選択するとその次以降のワード線が選択されても
非選択に戻ることなく選択状態を維持させる。これによ
り選択ワード線の数が次第に増大し、やがて全選択の状
態になる。

逆流防止回路２３は、選択されてブーストレベルになっ
たワード線から電流がワードドライバ２０へ逆流するの
を阻止する。

ブーストレベル補償回路２０は選択ワード線がブースト
レベルから低下するのを防止する。

センスアンプＳＡＯ，ＳＡＩ、・・・・・・は、ワード
線ＷＬ　（添字０．１．・・・・・・は適宜省略する。

他も同様）が選択され、当該ビット線ＢＬ、ＢＬにメモ
リセルＭＣの記憶データが現われた時点でアクティブに
なってビット線ＢＬ、ＢＬ電位の拡大を行ない、該ビッ
ト線が選択されるとき該ビット線電位をデータバスＤＢ
、ＤＢへ伝え、その後はリセットされるのがノーマルモ
ードであるが、多重選択モードでは該リセットを行なわ
ないようする。

センスアンプノンリセット回路２４はこれを行なう。

なお第１図のＣＯＯとＧＯ！、ＧＩＯとＧｌｌはコラム
ゲート、２５はコラムデコーダである。

〔作　用〕

第１図の回路の動作を第２図のタイムチャートを参照し
ながら説明すると、電源投入で電源電圧ｖｃｃカ立上り
、ローアドレスストローブバーＨ８が立下ってアドレス
本例ではＡＱが取込まれると、ワードデコーダ１０がＨ
レベル出力を生じて、ワードドライバ２０、逆流防止回
路２３、ワードデコーダ１０の経路でワード線ＷＬＯを
、電源Ｖｃｃより高いブーストレベルにする。なお今は
ノーマルモードとし、従ってワード多重選択制御回路２
１が出力するモード信号（テストイネーブル）ＴＥはＬ
とする。ワード線ＷＬＯが選択されると、当該ワード線
のメモリセルＭＣの記憶データがビット線ＢＬに読出さ
れる。信号ＡがＬに立下るとノンリセット回路２４では
出力ＢはＨ１出力ＣはＬになり、センスアンプＳＡＧ、
ＳＡ１．・・・・・・はアクティブになってビット線電
位を増幅する。これらのセンスアンプの出力は、コラム
アドレスで選択されたものが、データバスへ取出され、
続出しデータになる０以上は通常の半導体メモリと同じ
である。

多重選択モードではモード信号ＴＥがＨになる。

ＲＡＳで取込んだアドレスはやはりＡＯとすると、ワー
ド線ＷＬＯが選択され、信号ＡがＬに立下って、ＢがＨ
に、ＣがＬになるとセンスアンプがアクティブになり、
ビット線電位を増幅する。多重選択モードではこの状態
で次のアドレス本例ではＡ１が取込まれ、ワード線ＷＬ
Ｉが選択され、以下同様にＷＬ２．ＷＬ３．・・・・・
・と選択されて行く。

次のワード線が選択されても、今回選択ワード線が非選
択に戻されることはない、こうして最後のワード線が選
択されるときワード線は全選択になり、この状態で耐圧
試験が行なわれる。

ワード線を逐次選択して全選択にするに要する時間は、
全選択状態にしておく時間に比べて極めて短く　（例え
ば前者は数秒、後者は数十〜数百時間など）無視して差
支えない、従って実質的には同時全選択に近く、耐圧試
験所要時間を大幅に（はりワード線数分の１に）節減す
ることができる。

しかも選択はワード線１本ずつ行なうから、電源に与え
る影響はノーマル動作時と余り変らない。

多重選択モードで与えるアドレスはノーマルモードで与
えるアドレスと変らない、唯、リセットしないことによ
り、選択ワード線数を逐次増加させて行く。

多重選択モードではＨレベルのモード信号ＴＥにより逆
流防止回路２３とブーストレベル補償回路２２を動作せ
、電流の逆流とブーストレベルの補償を行なう、またセ
ンスアンプは、Ｈレベルのモード信号ＴＥにより回路２
４の出力ＢがＨＳＣがＬに固定されることにより、−度
動作したら電源を下げるまでリセットされず、これによ
りビット線ＢＬ、ＢＬの短ｉ、それに付くセル容量の充
放電、がなくピーク電流発生（これはＶｓｓ側のノイズ
になる）が抑えられる。

ワード線の選択毎のセンスアンプのリセットは行なわな
いので、ビットｆｆ１ＢＬＯとＢＬＯ，ＢＬｌとＢＬ　
１．・・・・・・のＨ，Ｌレベルは鍛初に選択したメモ
リセルの記憶情報によって定まり、２回目以降に選択さ
れたメモリセルの記憶情報は該ビット線の電位により更
新されることになる。

選択ワード線とビット線との交点部の絶縁層の耐圧試験
は、Ｌレベル側のビット線については行なわれるがＨレ
ベル側のビット線については余り行なわれない（ブース
トレベルとＶｃｃの差電圧が加わるだけ）、これについ
ては、最初に選択するメモリセルの記憶情報を反転して
同様試験を行なえばよい、またワード線はセルアレイ上
で隣接するワード線を順次選択して全選択に至る他、１
本おきに選択して半数を選択、残りの半数を非選択とす
ると、ワード線間の耐圧試験ができる。

なお上記ではワード線を１本ずつ選択したが、ワード線
は複数本例えば４本ずつ選択するメモリ（ｆｉ＆近のメ
モリはこのタイプが多い）なら、該複数本ずつ選択する
。

（実施例） ワードデコーダ１０の回路例を第３図に示す。

この回路は他のワードデコーダ１１．・・・・・・につ
ぃても同様である。従来回路とは、ラッチＬ１を挿入し
、またモード信号ＴＥを導入している点が異なる。

ノーマルモードではモード信号ＴＥはＬレベル、従って
インバータ１１の出力はＨで、ナンドゲー）Ｎ＋　の出
力は信号ＮＳにより定まる。第８図に示すように、信号
ＮＳは信号ＲＡＳと同種のものであり、Ｎ５＝Ｈでナン
トゲートＮ１の出力はＬ１トランジスタＱ、はオンとな
ってワードデコーダをプリチャージする。ラッチＬ、の
出力はこのときし、ワード線ＷＬＯは非選択である。信
号ＮＳがＬになるとＮ１の出力はＨＳＱＯはオフとなり
、このときアドレスＡＯ１Ａｈ　Ａ２がＨでＱｌ　。

Ｑ２．Ｑ３がオンであるとワードデコーダの出力はＬ１
ラッチＬ１の出力はＨ１ワード線ＷＬＯはＨとなる。こ
れが選択状態である。非選択時はアドレスＡＯ，Ａｔ、
Ａ２のいずれかがしＳＱ１〜Ｑ３のいずれかがオフとな
り、ラッチし！の出力はＬとなる。これはメモリの通常
動作と同じである。

多重選択モードではモード信号ＴＥはＬからＨになる。

ＴＥ＝Ｌ、Ｎ５−Ｈのときワードデコーダはプリチャー
ジされ、そしてランチし１は最初はリセットされて出力
はしてある６次いでＴＥ−ＨになるとＮ１の出力はＨｓ
　Ｑ□はオフになり、そしてＡＯ−ＡＩ−Ａ２−Ｈなら
Ｌｌの出力はＨで、ＷＬＯは選択される。−旦こうなる
と、ＴＥは常にＨであるからＱ、はオフであり、ランチ
しはリセットされなくてＨ出力状態を続ける。ラッチＬ
１がリセットされるのは多重選択モードが終了してモー
ド信号ＴＥがＬレベルに戻ったときである。

逆流防止回路２３とブーストレベル補償回路２２の具体
例を第４図に示す、ブーストレベル補償回路２２は奇数
個のインバータで構成される発振回路Ｏ３Ｃと、この出
力で動作するトランジスタＱ１３を含むブーストラップ
−路で構成される。

この回路のノードＩ、Ｊのレベル変化を第６図のｔ、Ｊ
に示す、ノーマルモードではＴＥ−Ｌであるから発振は
停止しているが、多重選択モードでＴＥ−Ｈになると発
振が開始し、またトランジスタＱｌがオンになるから、
常時オンのトランジスタＱ１２を通してトランジスタＱ
Ｉ３は電源Ｖｃｃに接続され、ブーストトラップ動作で
ノードＪの電位を図示のようにＶｃｃ以上に突き上げる
。これがワード線ＷＬに加わり、ワード線をブーストレ
ベルに維持する。

逆流防止回路２３はトランジスタＱ１４〜Ｑ２１、ノア
ゲートＮ２　、　Ｎ４　、ナントゲートＮ３などで構成
される。ノーマルモードではＴＥ−Ｌであり、第６図に
示すように先ず信号Ａが立上り、次いで信号Ｂが立下る
と出力Ｃは立上り、トランジスタＱ１４　、Ｑｌ５をオ
ンにする。これによりワード線ＷＬはワードドライバ２
０の出力により立上り、また容量Ｃ２が充電される。な
お信号Ｇが立上ったときトランジスタＱ１６はオフとな
っており、また信号Ｅは最初りであるからトランジスタ
Ｑ１７はオンである。次いで信号Ｅが立上るとナントゲ
ートＮ３の出力Ｈが立下り、トランジスタＱ１７がオフ
になりでブーストトラップ動作が開始し、ノードＦの電
位が上り、出力Ｃはさらにブーストされ、ワード線ＷＬ
もブーストされる（ワードドライバ２０はこのブースト
レベルを出力できる）。

多重選択モードでＴＥ−Ｈになると、発振器Ｏ８Ｃは発
振を開始し、ブーストレベル補償回路２２の出力Ｉは図
示のようにブーストレベルになる。

また信号Ｇが立上ることによりトランジスタＱＩ６はオ
フになる。信号ＴＥがＨであるとノアゲートＮ４の出力
はし、従って信号Ａ、’Ｂに無関係に出力ＣはＬを保ち
、トランジスタＱ１４　、Ｑｌ６はオフである。つまり
ワードＩＩＷＬはトランジスタＱ１４でワードドライバ
から、またトランジスタＱ１６でグランドから切り離さ
れ、回路２２からのブーストレベルを受けてもワードド
ライバなどへ逆流することはない。

第４図の回路では多重選択モード時には、出力ＣをＬレ
ベルとしてトランジスタＱ１４・をオフとし、また信％
ＴＨによりトランジスタＱ１６もオフとし、ワード線の
ブーストレベルをブーストレベル補償回路のみで供給す
る。このためブーストトラップ回路のキャパシタＣ１に
は大きな容量を必要とする。第５図はこの点を改良した
ものである。

第５図では、多重選択モードではＣノード（ノードもそ
の信号と同じ符号を使う、以下同様）とＨノードを短絡
してワード線よりワードドライバへの逆流を防止し、ま
たワードドライバをアクティブにしてワード線ＷＬの立
上げの大部分はワードドライバで行ない、残りをブース
トレベル補償回路２２で行なう、このためキャパシタＣ
Ｉの容量は小さくてよい。

第７図に第５図の各部の信号を示す０図示のように信号
にはワード線ＷＬが大部分立上ったところで立上り、ノ
ードＣ，Ｈ間に挿入されたトランジスタＱ２２をオンに
し、該Ｃ，Ｈ間を短絡する。

これでトランジスタＱ１４はダイオードとなり、ＷＬ−
Ｈ方向の電流を遮断する。また第５図では第４図のノア
ゲートＮ６は除去されて、信号りが直接ワードドライバ
２０に入り、これをブーストトラップ動作させる。第４
図では、多重選択モードではしからＨになり以後Ｈを続
ける信号ＴＨにより、ノアゲー）ＮＳの出力はＨからＬ
になり以後Ｌレベルを続ける。このＬレベル継続期間中
、ワードドライバは不動作である。この他は、第５図は
第４図とほり同様であるが、第４図のインバータとナン
トゲートＮ３はノアゲートＮ６１つに纏めである。第３
図、第４図とも、ＴＥ倍信号入るノアゲートは他方の入
力Ｂ、Ｇなどを多重選択モードでは無効にするものであ
る。

ワード多重選択制御回路２１としては■専用外部端子を
設ける、■ＷＲ（ＷＥ　Ｂｅｆｏｒｅ　ＲＡＳ）のタイ
ミングでこのモードに入るようにする、■＠ＣＢＲ（Ｗ
　Ｅ、　ＣＡ　Ｓ　Ｂｅｆｏｒｅ　ＲＡ　Ｓ）時の７ド
レスロジツクにより制御する、等のいずれでもよい。

第８図山）は上記■の例で、図示のようにラスバーＲＡ
ＳよりライトイネーブルパーＷＥを早くしたときＴＥ倍
信号発生させる。第８図（Ｃ）は上記■の倒で、ラスバ
ーＲＡＳ、キャスバーＣＡＳ、ライトイネーブルバーＷ
Ｅ、アドレスＡＤＤが図示状態のときＴＥ倍信号発生さ
せる。

（発明の効果） 以上説明したように本発明によれば、消費電流やピーク
電流の増大なしに、ブーストワード線を多重選択でき、
総時間を大にすることなくワード線選択時間を長くし耐
圧試験を行なうことができので、デバイスのスクリーニ
ングに寄与するところが大きい。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は第１図の動作説明図、 第３図はワードデコーダの実施例を示す回路図、第４図
はブーストレベル補償回路と逆流防止回路の実施例を示
す回路図、 第５図は第４図の変形例を示す図、 第６図は第４図の動作説明用タイムチャート、第７図、
は第５図の動作説明用タイムチャート、第８図は各種信
号の説明図、 第９図は従来例１を示す回路図、 第１０図は従来−１２を示す回路図、 第１１図は第１θ図の動作説明用タイムチャートである
。 ある。

Claims (1)

1. 【特許請求の範囲】 １、複数のワード線とビット線を有し、該ワード線を選
   択時には電源電圧より高いレベルにブーストする半導体
   記憶装置において、 前記ワード線（ＷＬ０、ＷＬ１、・・・・・・）を、選
   択後その次以降のワード線を選択する間も非選択に戻す
   ことなく選択状態を続けるようにして順次、多重選択す
   る手段（２１）と、 ブーストされたワード線より電流がワードドライバ（２
   ０）へ逆流するのを防ぐ手段（２３）と、多重選択時に
   ワード線のブーストレベルを維持する補償手段（２２）
   とを設けたことを特徴とする半導体記憶装置。 ２、多重選択時に、センスアンプのリセットを禁止する
   手段（２４）を設けたことを特徴とする請求項１記載の
   半導体記憶装置。