JPH02236892A - Ｄｒａｍ制御装置 - Google Patents
Ｄｒａｍ制御装置Info
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- JPH02236892A JPH02236892A JP1056045A JP5604589A JPH02236892A JP H02236892 A JPH02236892 A JP H02236892A JP 1056045 A JP1056045 A JP 1056045A JP 5604589 A JP5604589 A JP 5604589A JP H02236892 A JPH02236892 A JP H02236892A
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- 230000002093 peripheral effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＤＲＡＭの制御を行うＤＲＡＭ制御装置に関
する。
する。
第３図は従来のＤＲＡＭ制御装置を表わしたものである
。
。
この装置では、ＭＰＵ （マイクロプロセッサ）１とＤ
ＲＡＭ （ダイナミック・ランダム・アクセス・メモリ
）２の間にはタイミング発生回路３、アドレス切換回路
４、およびデコード回路５が配され、ＤＲＡＭ２を制御
するようになっている。
ＲＡＭ （ダイナミック・ランダム・アクセス・メモリ
）２の間にはタイミング発生回路３、アドレス切換回路
４、およびデコード回路５が配され、ＤＲＡＭ２を制御
するようになっている。
タイミング発生回路３は、種々のタイミングパルスをア
ドレス切換回路４およびデコード回路５に供給するよう
になっている。アドレス切換回路４は、ＭＰＵＩからの
アドレスバス６をロウアドレスとカラムアドレスに切り
換えて、ＤＲＡＭ２のアドレス端子に供給する。
ドレス切換回路４およびデコード回路５に供給するよう
になっている。アドレス切換回路４は、ＭＰＵＩからの
アドレスバス６をロウアドレスとカラムアドレスに切り
換えて、ＤＲＡＭ２のアドレス端子に供給する。
デコード回路５は、ＭＰＵＩからの種々の制御信号を解
読し、その解読結果をＤＲＡＭ２の制御端子に与えるよ
うになっている。
読し、その解読結果をＤＲＡＭ２の制御端子に与えるよ
うになっている。
ＭＰＵＩからのデータバス７は、ＤＲＡＭ２のデータ人
出力端子に直接接続されており、ＭＰＵ１のデータパス
幅とＤＲＡＭ２の入出力ビット幅の合計は等しくなって
いる。
出力端子に直接接続されており、ＭＰＵ１のデータパス
幅とＤＲＡＭ２の入出力ビット幅の合計は等しくなって
いる。
この従来用いられたＤＲＡＭ制御装置では、ＤＲＡＭの
ロウアドレスストローブ信号とカラムアトレスストロー
ブ信号を作成するために遅延素子を使用していた。また
、マイクロプロセッサのデータパスとＤＲＡＭのデータ
がデータバス７によって直結されていたので、ＭＰＵＩ
のビット数に対応したＤＲＡＭ２が必要であった。例え
ば、１６ビットバスのＭＰＵを１ワードが４ビットタイ
プのＤＲＡＭに接続する場合には、ＤＲＡＭを最低４個
必要とした。このように従来のＤＲＡＭ制御装置では、
遅延素子が必要であるばかりでなく、データパスのビッ
ト数が多いと、ＤＲＡＭの個数も多く必要とするという
問題があった。
ロウアドレスストローブ信号とカラムアトレスストロー
ブ信号を作成するために遅延素子を使用していた。また
、マイクロプロセッサのデータパスとＤＲＡＭのデータ
がデータバス７によって直結されていたので、ＭＰＵＩ
のビット数に対応したＤＲＡＭ２が必要であった。例え
ば、１６ビットバスのＭＰＵを１ワードが４ビットタイ
プのＤＲＡＭに接続する場合には、ＤＲＡＭを最低４個
必要とした。このように従来のＤＲＡＭ制御装置では、
遅延素子が必要であるばかりでなく、データパスのビッ
ト数が多いと、ＤＲＡＭの個数も多く必要とするという
問題があった。
そこで本発明の目的は、遅延素子を必要とせず、またＤ
ＲＡＭの個数を削減することのできる，Ｄ ＲＡＭ制御
装置を提供することにある。
ＲＡＭの個数を削減することのできる，Ｄ ＲＡＭ制御
装置を提供することにある。
本発明では、（ｉ）クロック信号を発生するクロック信
号発生手段と、（ ｉｉ ）このクロック信号をカウン
トしてタイミングパルスを発生させるタイミングパルス
発生手段と、（ｉｉｉ）このタイミングパルス発生手段
から出力されるタイミングパルスを入力してロウアドレ
スとカラムアドレスを切り換えるアドレス切換手段と、
（ｉｖ）タイミングパルス発生手段から出力されるタイ
ミングパルスとアドレス切換手段が設定したアドレスを
用いてロウアドレスストローブ信号とカラムアトレスス
トローブ信号を作成するデコード手段と、（ｖ）タイミ
ングパルス発生手段から出力されるタイミングパルスと
ライト信号、リード信号およびデコード手段の作成する
信号を用いてＤＲＡＭに入出力されるデータをラッチす
るデータラッチ手段とをＤＲＡＭ制御装置に具備させる
。
号発生手段と、（ ｉｉ ）このクロック信号をカウン
トしてタイミングパルスを発生させるタイミングパルス
発生手段と、（ｉｉｉ）このタイミングパルス発生手段
から出力されるタイミングパルスを入力してロウアドレ
スとカラムアドレスを切り換えるアドレス切換手段と、
（ｉｖ）タイミングパルス発生手段から出力されるタイ
ミングパルスとアドレス切換手段が設定したアドレスを
用いてロウアドレスストローブ信号とカラムアトレスス
トローブ信号を作成するデコード手段と、（ｖ）タイミ
ングパルス発生手段から出力されるタイミングパルスと
ライト信号、リード信号およびデコード手段の作成する
信号を用いてＤＲＡＭに入出力されるデータをラッチす
るデータラッチ手段とをＤＲＡＭ制御装置に具備させる
。
すなわち、本発明ではクロック信号をカウントしてタイ
ミングパルスを発生させることで、遅延素子を不要とす
る。また、ＭＰＵとＤＲＡＭの間にデータラッチ手段を
配置し、このデータラッチ手段の前後でデータパスの幅
を変化させることで、ＤＲＡＭの個数削減を行う。
ミングパルスを発生させることで、遅延素子を不要とす
る。また、ＭＰＵとＤＲＡＭの間にデータラッチ手段を
配置し、このデータラッチ手段の前後でデータパスの幅
を変化させることで、ＤＲＡＭの個数削減を行う。
以下、実施例につき本発明を詳細に説明する。
第１図は本発明の一実施例におけるＤＲＡＭ制御装置と
その周辺回路を表わしたものである。この実施例でＤＲ
ＡＭ制御装置１ｌは、ＭＰＵ１２と第１および第２のＤ
ＲＡＭ１３、ｌ４の間に配置されており、これら第１お
よび第２のＤＲＡＭ１３、１４の制御を行うようになっ
ている。
その周辺回路を表わしたものである。この実施例でＤＲ
ＡＭ制御装置１ｌは、ＭＰＵ１２と第１および第２のＤ
ＲＡＭ１３、ｌ４の間に配置されており、これら第１お
よび第２のＤＲＡＭ１３、１４の制御を行うようになっ
ている。
ＭＰＵｌ２には１６ビットのパラレルデータを転送する
ためのデータバス１６が接続されている。
ためのデータバス１６が接続されている。
データバス１６は分岐してその一端がデータラッチ回路
１７に接続されている。第１および第２のＤＲＡＭ１３
、１４は１ワードが４ビットタイプの高速ページモード
で動作するメモリであり、両者で８ビットパラレルのデ
ータを４ビットずつに分割して取り扱うようになってい
る。このため、第１および第２のＤＲＡＭ１３、１４に
はそれぞれ４ビットパラレルのデータパス１８、１９の
一端が接続されており、これらの他端は合流してデータ
ラッチ回路１７に接続されている。
１７に接続されている。第１および第２のＤＲＡＭ１３
、１４は１ワードが４ビットタイプの高速ページモード
で動作するメモリであり、両者で８ビットパラレルのデ
ータを４ビットずつに分割して取り扱うようになってい
る。このため、第１および第２のＤＲＡＭ１３、１４に
はそれぞれ４ビットパラレルのデータパス１８、１９の
一端が接続されており、これらの他端は合流してデータ
ラッチ回路１７に接続されている。
ＭＰＵ１２に接続されたアドレスバス２１は、途中で分
岐してＤＲＡＭ制御装置１１のアドレス切換回路２２と
デコード回路２３のそれぞれ人力側に接続されている。
岐してＤＲＡＭ制御装置１１のアドレス切換回路２２と
デコード回路２３のそれぞれ人力側に接続されている。
アドレス切換回路２２の出力側と第１ふよび第２のＤＲ
ＡＭ１３、１４の間には、アドレスバス２４が接続され
ている。デコード回路２３の出力側からは解読結果とし
て３種類の信号が出力されるようになっている。このう
ちＲＡＳ （ロウアドレスストローブ）信号２６は、第
１および第２のＤＲＡＭ１３、１４のＲＡＳ端子に入力
される。また、ＣＡＳ（カラムアトレスストローブ）信
号２７は、第１および第２のＤＲＡＭ１３、１４のＣＡ
Ｓ端子に入力されるようになっている。データラッチ用
信号２８は、データラッチ回路１７に入力される。
ＡＭ１３、１４の間には、アドレスバス２４が接続され
ている。デコード回路２３の出力側からは解読結果とし
て３種類の信号が出力されるようになっている。このう
ちＲＡＳ （ロウアドレスストローブ）信号２６は、第
１および第２のＤＲＡＭ１３、１４のＲＡＳ端子に入力
される。また、ＣＡＳ（カラムアトレスストローブ）信
号２７は、第１および第２のＤＲＡＭ１３、１４のＣＡ
Ｓ端子に入力されるようになっている。データラッチ用
信号２８は、データラッチ回路１７に入力される。
ＭＰＵｌ２のライ｝ （ＷＲ）端子から出力されるライ
ト信号２９は、第１および第２のＤＲＡＭ１３、１４の
それぞれライト端子と、データラッチ回路１７に人力さ
れるようになっている。ＭＰＵｌ２のリード（ＲＤ）端
子から出力されるリード信号３１は、第１および第２の
ＤＲＡＭ１３、１４のそれぞれリード端子と、データラ
ッチ回路１７に入力される。
ト信号２９は、第１および第２のＤＲＡＭ１３、１４の
それぞれライト端子と、データラッチ回路１７に人力さ
れるようになっている。ＭＰＵｌ２のリード（ＲＤ）端
子から出力されるリード信号３１は、第１および第２の
ＤＲＡＭ１３、１４のそれぞれリード端子と、データラ
ッチ回路１７に入力される。
また、ＭＰＵ１２のクロック信号に同期してこのＭＰＵ
１２のアドレスラッチイネーブル（ＡＬＥ）端子から出
力されるアドレスラッチイネーブル信号３３は、タイミ
ング発生回路３４に人力されるようになっている。タイ
ミング発生回路３４は、クロック発生器３５から出力さ
れるクロック信号３６を入力している。このクロック信
号３６は、ＭＰＵ１２の動作速度よりも高い周波数のク
ロックである。タイミング発生回路３４は、アドレスラ
ッチイネーブル信号３３が入力されると、これを基準と
してカウントを行い、３種類のタイミングパルスを作成
する。このうちのアドレス切換タイミングバルス４１は
、アドレス切換回路２２に供給され、ロウアドレスとカ
ラムアドレスの切換制御が行われるようになっている。
１２のアドレスラッチイネーブル（ＡＬＥ）端子から出
力されるアドレスラッチイネーブル信号３３は、タイミ
ング発生回路３４に人力されるようになっている。タイ
ミング発生回路３４は、クロック発生器３５から出力さ
れるクロック信号３６を入力している。このクロック信
号３６は、ＭＰＵ１２の動作速度よりも高い周波数のク
ロックである。タイミング発生回路３４は、アドレスラ
ッチイネーブル信号３３が入力されると、これを基準と
してカウントを行い、３種類のタイミングパルスを作成
する。このうちのアドレス切換タイミングバルス４１は
、アドレス切換回路２２に供給され、ロウアドレスとカ
ラムアドレスの切換制御が行われるようになっている。
また、デコード回路タイミングバルス４２はテ′コード
回路２３に供給され、ＲＡＳ信号とＣＡＳ信号の作成に
用いられる。最後のデータラッチタイミングパルス４３
は、データラッチ回路１７に供給されデータのラッチ制
御に用いられるようになっている。
回路２３に供給され、ＲＡＳ信号とＣＡＳ信号の作成に
用いられる。最後のデータラッチタイミングパルス４３
は、データラッチ回路１７に供給されデータのラッチ制
御に用いられるようになっている。
第２図と共に、以上のような構成のＤＲＡＭ制御装置の
動作を説明する。
動作を説明する。
（データの書き込み）
まず、第１および第２のＤＲＡＭＩ ３、１４に対する
データの書き込み時の制御を説明する。
データの書き込み時の制御を説明する。
ＭＰＵ１２のアドレスラッチイネーブル（ＡＬＥ）端子
からアドレスラッチイネーブル信号３３（第２図ｂ）が
出力されると、タイミング発生回路３４はクロフク信号
３６（第２図ａ）のカウントを開始し、前記したアドレ
ス切換タイミングパルス４１、デコード回路タイミング
パルス４２ふよびデークラッチタイミングパルス４３０
３種類のタイミングパルスを所定のタイミングで出力す
ることになる。すなわち、アドレスラッチイネーブル信
号３３の立ち下がり後の最初のクロック信号３６の立ち
上がりで、タイミング発生回路３４はデコード回路タイ
ミングパルス４２を発生させ、これをデコード回路２３
に供給する。デコード回路２３は、アドレスバス２１の
一部の信号と、デコード回路タイミングバルス４２を基
にしてＬ（ロー）レベルのＲＡＳ信号２６ （第２図Ｃ
）を出力する。このとき、アドレス切換回路２２はアド
レスバス２４にロウアドレスを出力しており（第２図ｅ
）、第１よび第２のＤＲＡＭ１３、１４にロウアドレス
の取り込みが行われる。
からアドレスラッチイネーブル信号３３（第２図ｂ）が
出力されると、タイミング発生回路３４はクロフク信号
３６（第２図ａ）のカウントを開始し、前記したアドレ
ス切換タイミングパルス４１、デコード回路タイミング
パルス４２ふよびデークラッチタイミングパルス４３０
３種類のタイミングパルスを所定のタイミングで出力す
ることになる。すなわち、アドレスラッチイネーブル信
号３３の立ち下がり後の最初のクロック信号３６の立ち
上がりで、タイミング発生回路３４はデコード回路タイ
ミングパルス４２を発生させ、これをデコード回路２３
に供給する。デコード回路２３は、アドレスバス２１の
一部の信号と、デコード回路タイミングバルス４２を基
にしてＬ（ロー）レベルのＲＡＳ信号２６ （第２図Ｃ
）を出力する。このとき、アドレス切換回路２２はアド
レスバス２４にロウアドレスを出力しており（第２図ｅ
）、第１よび第２のＤＲＡＭ１３、１４にロウアドレス
の取り込みが行われる。
ＲＡＳ信号２６がＬレベルに変化してからクロック信号
３６の３つ目の立ち上がりで、タイミング発生回路３４
はアドレス切換タイミングパルス４１右よびデークラッ
チタイミングパルス４３を出力する。アドレス切換タイ
ミングバルス４１はアドレス切換回路２２に供給される
。アドレス切換回路２２は、これによりアドレスバス２
４に送出していたロウアドレスを第１のカラムアドレス
に切り換える（第２図ｅ）。一方、データラッチタイミ
ングパルス４３は、データラッチ回路１７に供給される
。データラッチ回路１７は、データラッチタイミングパ
ルス４３と、デコード回路２３から出力されるデータラ
ッチ用信号２８と、ＭＰＵ１２のライ｝ （ＷＲ）端子
から出力されているライト信号２９ （第２図ｆ）のア
クティブ条件とにより、ＭＰＵ１２のデータバス１６
（第２図ｉ）から供給されている１６ビットデータのう
ち下位８ビットのデータをラッチし、第１の入力データ
（第２図ｈ）として８ビッ｝Ｉ／Ｏバス２０に出力する
。
３６の３つ目の立ち上がりで、タイミング発生回路３４
はアドレス切換タイミングパルス４１右よびデークラッ
チタイミングパルス４３を出力する。アドレス切換タイ
ミングバルス４１はアドレス切換回路２２に供給される
。アドレス切換回路２２は、これによりアドレスバス２
４に送出していたロウアドレスを第１のカラムアドレス
に切り換える（第２図ｅ）。一方、データラッチタイミ
ングパルス４３は、データラッチ回路１７に供給される
。データラッチ回路１７は、データラッチタイミングパ
ルス４３と、デコード回路２３から出力されるデータラ
ッチ用信号２８と、ＭＰＵ１２のライ｝ （ＷＲ）端子
から出力されているライト信号２９ （第２図ｆ）のア
クティブ条件とにより、ＭＰＵ１２のデータバス１６
（第２図ｉ）から供給されている１６ビットデータのう
ち下位８ビットのデータをラッチし、第１の入力データ
（第２図ｈ）として８ビッ｝Ｉ／Ｏバス２０に出力する
。
更にクロック信号３６０３周期経過後に、タイミング発
生回路３４からデコード回路タイミングパルス４２が出
力され、デコード回路２３に供給される。デコード回路
２３は、アドレスバス２１の一部の信号とデコード回路
タイミングバルス４２を基にしてＬレベルのＣＡＳ信号
２７（第２図ｄ）を出力する。このとき、アドレス切換
回路２２は、前述のようにアドレスバス２４に第１のカ
ラムアドレスを出力しており、第１および第２のＤＲＡ
Ｍ１３、１４に第１のカラムアドレスの取り込みが行わ
れる（第２図ｅ）。これにより、すでにデータラッチ回
路１７から８ビットＩ／Ｏバス２０に出力されている８
ビット構成の第１の入力データ（第２図ｈ）は、第１お
よび第２のＤＲＡＭｌ３、１４の第１のカラムアドレス
に、各々４ビットずつパラレルに書き込まれる。
生回路３４からデコード回路タイミングパルス４２が出
力され、デコード回路２３に供給される。デコード回路
２３は、アドレスバス２１の一部の信号とデコード回路
タイミングバルス４２を基にしてＬレベルのＣＡＳ信号
２７（第２図ｄ）を出力する。このとき、アドレス切換
回路２２は、前述のようにアドレスバス２４に第１のカ
ラムアドレスを出力しており、第１および第２のＤＲＡ
Ｍ１３、１４に第１のカラムアドレスの取り込みが行わ
れる（第２図ｅ）。これにより、すでにデータラッチ回
路１７から８ビットＩ／Ｏバス２０に出力されている８
ビット構成の第１の入力データ（第２図ｈ）は、第１お
よび第２のＤＲＡＭｌ３、１４の第１のカラムアドレス
に、各々４ビットずつパラレルに書き込まれる。
更にクロック信号３６０３周期経過後に、タイミング発
生回路３４からデコード回路タイミングバルス４２と、
アドレス切換タイミングパルス４１とデータラッチタイ
ミングパルス４３が出力される。デコード回路タイミン
グバルス４２は、デコード回路２３に供給される。デコ
ード回路２３は、アドレスバス２１の一部の信号とデコ
ード回路タイミングパルス４２を基にしてＨ（ハイ）レ
ベルのＣＡＳ信号２７ （第２図ｄ）を出力する。
生回路３４からデコード回路タイミングバルス４２と、
アドレス切換タイミングパルス４１とデータラッチタイ
ミングパルス４３が出力される。デコード回路タイミン
グバルス４２は、デコード回路２３に供給される。デコ
ード回路２３は、アドレスバス２１の一部の信号とデコ
ード回路タイミングパルス４２を基にしてＨ（ハイ）レ
ベルのＣＡＳ信号２７ （第２図ｄ）を出力する。
これにより、第１および第２のＤＲＡＭ１３、１４のＣ
ＡＳ端子は、非アクティブ状態となる。アドレス切換タ
イミングパルス４１は、アドレス切換回路２２に供給さ
れる。アドレス切換回路２２は、これによりアドレスバ
ス２４に送出していた第１のカラムアドレスを第２０カ
ラムアドレスに切り換える（第２図ｅ）。第３のデータ
ラッチタイミングパルス４３は、データラッチ回路１７
に供給される。データラッチ回路１７は、このデータラ
ッチタイミングパルス４３と、デコード回路２３から出
力されるデータラッチ用信号２８と、ＭＰＵ１２のライ
ト端子（ＷＲ）から出力されているライト信号２９のア
クティブ条件とにより、ＭＰＵ１２のデータバス１６か
ら供給されている１６ビットデータのうち上位８ビット
のデータをラッチし、第２の入力データとして８ビット
Ｉ／Ｏバス２０に出力する。
ＡＳ端子は、非アクティブ状態となる。アドレス切換タ
イミングパルス４１は、アドレス切換回路２２に供給さ
れる。アドレス切換回路２２は、これによりアドレスバ
ス２４に送出していた第１のカラムアドレスを第２０カ
ラムアドレスに切り換える（第２図ｅ）。第３のデータ
ラッチタイミングパルス４３は、データラッチ回路１７
に供給される。データラッチ回路１７は、このデータラ
ッチタイミングパルス４３と、デコード回路２３から出
力されるデータラッチ用信号２８と、ＭＰＵ１２のライ
ト端子（ＷＲ）から出力されているライト信号２９のア
クティブ条件とにより、ＭＰＵ１２のデータバス１６か
ら供給されている１６ビットデータのうち上位８ビット
のデータをラッチし、第２の入力データとして８ビット
Ｉ／Ｏバス２０に出力する。
更にクロック信号３６の３周期経過後に、タイミング発
生回路３４からデコード回路タイミングパルス４２が出
力される。デコード回路２３は、アドレスバス２１の一
部の信号とデコード回路タイミングバルス４２を基にし
て再びＬレベルのＣＡＳ信号２７を出力する。このとき
、アドレス切換回路２２は、前述のようにアドレスバス
２４に第２０カラムアドレスを出力しており、第１およ
び第２のＤＲＡＭ１３、１４に第２のカラムアドレスの
取り込みが行われる。
生回路３４からデコード回路タイミングパルス４２が出
力される。デコード回路２３は、アドレスバス２１の一
部の信号とデコード回路タイミングバルス４２を基にし
て再びＬレベルのＣＡＳ信号２７を出力する。このとき
、アドレス切換回路２２は、前述のようにアドレスバス
２４に第２０カラムアドレスを出力しており、第１およ
び第２のＤＲＡＭ１３、１４に第２のカラムアドレスの
取り込みが行われる。
これにより、すでにデータラッチ回路１７から８ビット
Ｉ／Ｏバス２０に出力されている８ビットの第２の入力
データは、第１および第２のＤＲＡＭ１３、１４の第２
のカラムアドレスに、各々４ビットずつパラレルに書き
込まれる。
Ｉ／Ｏバス２０に出力されている８ビットの第２の入力
データは、第１および第２のＤＲＡＭ１３、１４の第２
のカラムアドレスに、各々４ビットずつパラレルに書き
込まれる。
更にクロック信号３６０３周期経過後に、タイミング発
生回路３４からデコード回路タイミングバルス４２と、
アドレス切換タイミングパルス４１と、データラッチタ
イミングパルス４３が出力される。第１のデコード回路
タイミングパルス４２はデコード回路２３に供給される
。デコード回路２３は、アドレスバス２１の一部の信号
とデコード回路タイミングパルス４２を基にしてＨレベ
ルのＲＡＳ信号２６とＣＡＳ信号２７を出力する。これ
により、第１および第２のＤＲＡＭ１３、１４のＲＡＳ
端子とＣＡＳ端子は非アクティブ状態となる。アドレス
切換タイミングパルス４１は、アドレス切換回路２２に
供給される。これにより、アドレス切換回路２２から出
力されているアドレスバス２４はハイインピーダンス状
態となる。
生回路３４からデコード回路タイミングバルス４２と、
アドレス切換タイミングパルス４１と、データラッチタ
イミングパルス４３が出力される。第１のデコード回路
タイミングパルス４２はデコード回路２３に供給される
。デコード回路２３は、アドレスバス２１の一部の信号
とデコード回路タイミングパルス４２を基にしてＨレベ
ルのＲＡＳ信号２６とＣＡＳ信号２７を出力する。これ
により、第１および第２のＤＲＡＭ１３、１４のＲＡＳ
端子とＣＡＳ端子は非アクティブ状態となる。アドレス
切換タイミングパルス４１は、アドレス切換回路２２に
供給される。これにより、アドレス切換回路２２から出
力されているアドレスバス２４はハイインピーダンス状
態となる。
データラッチタイミングバルス４３は、データラッチ回
路１７に供給される。これにより、データラッチ回路１
７から出力されている８ビッ｝Ｉ／Ｏデータパス２０も
ハイインピーダンス状態となる。
路１７に供給される。これにより、データラッチ回路１
７から出力されている８ビッ｝Ｉ／Ｏデータパス２０も
ハイインピーダンス状態となる。
以上のように、ＭＰＵ１２より送出された１６ビットの
データは、第１および第２のＤＲＡＭＩ３、１４に各々
４ビットずつ計８ビットの第１の人力データと第２の入
力データとして、２つの異なったアドレスに書き込まれ
る。
データは、第１および第２のＤＲＡＭＩ３、１４に各々
４ビットずつ計８ビットの第１の人力データと第２の入
力データとして、２つの異なったアドレスに書き込まれ
る。
（データの読み込み）
次に、第１および第２のＤＲＡＭ１３、１４からのデー
タの読み込み時の制御を説明する。ＭＰＵ１２のアドレ
スラッチイネーブル端子からアドレスラッチイネーブル
信号３３が出力されると、タイミング発生回路３４はク
ロック信号３６ （第２ 図ａ ）のカウントを開始し
、前記したアドレス切換タイミングパルス４１、デコー
ド回路タイミングパルス４２ふよびデークラッチタイミ
ングパルス４３の３種類のタイミングパルスを所定のタ
イミングで出力することになる。すなわち、アドレスラ
ッチイネーブル信号３３の立ち下がり後の最初のクロッ
ク信号３６の立ち上がりで、タイミング発生回路３４は
デコード回路タイミングバルス４２を発生させ、データ
の書き込み時と同様に第１および第２のＤＲＡＭ１３、
１４にロウアドレスの取り込みが行われる。
タの読み込み時の制御を説明する。ＭＰＵ１２のアドレ
スラッチイネーブル端子からアドレスラッチイネーブル
信号３３が出力されると、タイミング発生回路３４はク
ロック信号３６ （第２ 図ａ ）のカウントを開始し
、前記したアドレス切換タイミングパルス４１、デコー
ド回路タイミングパルス４２ふよびデークラッチタイミ
ングパルス４３の３種類のタイミングパルスを所定のタ
イミングで出力することになる。すなわち、アドレスラ
ッチイネーブル信号３３の立ち下がり後の最初のクロッ
ク信号３６の立ち上がりで、タイミング発生回路３４は
デコード回路タイミングバルス４２を発生させ、データ
の書き込み時と同様に第１および第２のＤＲＡＭ１３、
１４にロウアドレスの取り込みが行われる。
ＲＡＳ信号２６がＬレベルに変化してからクロック信号
３６０３つ目の立ち上がりで、タイミング発生回路３４
からアドレス切換タイミングパルス４１が出力され、ア
ドレス切換回路２２に供給される。アドレス切換回路２
２は、これによりアドレスバス２４に送出していたロウ
アドレスを第１０カラムアドレスに切り換える。
３６０３つ目の立ち上がりで、タイミング発生回路３４
からアドレス切換タイミングパルス４１が出力され、ア
ドレス切換回路２２に供給される。アドレス切換回路２
２は、これによりアドレスバス２４に送出していたロウ
アドレスを第１０カラムアドレスに切り換える。
更にクロック信号３６０３周期経過後に、タイミング発
生回路３４からデコード回路タイミングパルス４２が出
力され、デコード回路２３に供給される。デコード回路
２３は、アドレスバス２１の一部の信号とデコード回路
タイミングパルス４２を基にしてＬレベルのＣＡＳ信号
２７を出力する。このとき、アドレス切換回路２２は、
前述のようにアドレスバス２４に第１のカラムアドレス
を出力しており、第１および第２のＤＲＡＭ１３、１４
に第１０カラムアドレスの取り込みが行われる。このと
き、ＭＰＵ１２のリード（ＲＤ）端子から出力されてい
るリード信号３１ （第２図ｇ）のアクティブ条件によ
り、第１および第２のＤＲＡＭ１３、１４の第１０カラ
ムアドレスから各々４ビットずつ計８ビットのパラレル
データが、第１の出力データとして８ビット■／○デー
タバス２０に取り出されて、データラッチ回路１７によ
りラッチされる。
生回路３４からデコード回路タイミングパルス４２が出
力され、デコード回路２３に供給される。デコード回路
２３は、アドレスバス２１の一部の信号とデコード回路
タイミングパルス４２を基にしてＬレベルのＣＡＳ信号
２７を出力する。このとき、アドレス切換回路２２は、
前述のようにアドレスバス２４に第１のカラムアドレス
を出力しており、第１および第２のＤＲＡＭ１３、１４
に第１０カラムアドレスの取り込みが行われる。このと
き、ＭＰＵ１２のリード（ＲＤ）端子から出力されてい
るリード信号３１ （第２図ｇ）のアクティブ条件によ
り、第１および第２のＤＲＡＭ１３、１４の第１０カラ
ムアドレスから各々４ビットずつ計８ビットのパラレル
データが、第１の出力データとして８ビット■／○デー
タバス２０に取り出されて、データラッチ回路１７によ
りラッチされる。
更にクロック信号３６０３周期経過後に、タイミング発
生回路３４からデコード回路タイミングパルス４２と、
アドレス切換タイミングパルス４１が出力される。デコ
ード回路タイミングパルス４２はデコード回路２３に供
給される。デコード回路２３は、アドレスバス２１の一
部の信号とデコード回路タイミングパルス４２を基にし
てＨレベルのＣＡＳ信号２７を出力する。これにより、
第１および第２のＤＲＡＭｌ３、１４のＣＡＳ端子は非
アクティブ状態となる。アドレス切換タイミングバルス
４１は、アドレス切換回路２２に供給される。アドレス
切換回路２２は、これによりアドレスバス２４に送出し
ていた第１のカラムアドレスを第２０カラムアドレスに
切り換える。
生回路３４からデコード回路タイミングパルス４２と、
アドレス切換タイミングパルス４１が出力される。デコ
ード回路タイミングパルス４２はデコード回路２３に供
給される。デコード回路２３は、アドレスバス２１の一
部の信号とデコード回路タイミングパルス４２を基にし
てＨレベルのＣＡＳ信号２７を出力する。これにより、
第１および第２のＤＲＡＭｌ３、１４のＣＡＳ端子は非
アクティブ状態となる。アドレス切換タイミングバルス
４１は、アドレス切換回路２２に供給される。アドレス
切換回路２２は、これによりアドレスバス２４に送出し
ていた第１のカラムアドレスを第２０カラムアドレスに
切り換える。
更にクロック信号３６０３周期経過後に、タイミング発
生回路３４からデコード回路タイミングパルス４２が出
力される。デコード回路２３は、アドレスバス２１の一
部の信号とデコード回路タイミンクハルス４２を基にし
て、再びＬレベルのＣＡＳ信号２７を出力する。このと
き、アドレス切換回路２２は、前述のようにアドレスバ
ス２４に第２のカラムアドレスを出力しており、第１お
よび第２のＤＲＡＭ１３、１４に第２のカラムアドレス
の取り込みが行われる。このとき、ＭＰＵｌ２のリード
端子から出力されているリード信号３１のアクティブ条
件により、第１右よび第２のＤＲＡＭＩ ３、１ ４の
第２０カラムアドレスから．各々４ビットずつ計８ビッ
トのパラレルデータが、第２の出力データ２として８ビ
ットＩ／Ｏデータバス２０に取り出され、データラッチ
回路１７によりラッチされる。このようにして、データ
ラッチ回路１７によりラッチされた第１の出力データを
下位８ビットとし、第２の出力データを上位８ビットと
する１６ビットデータが、データバス１６を経てＭＰＵ
１２に取り込まれる。
生回路３４からデコード回路タイミングパルス４２が出
力される。デコード回路２３は、アドレスバス２１の一
部の信号とデコード回路タイミンクハルス４２を基にし
て、再びＬレベルのＣＡＳ信号２７を出力する。このと
き、アドレス切換回路２２は、前述のようにアドレスバ
ス２４に第２のカラムアドレスを出力しており、第１お
よび第２のＤＲＡＭ１３、１４に第２のカラムアドレス
の取り込みが行われる。このとき、ＭＰＵｌ２のリード
端子から出力されているリード信号３１のアクティブ条
件により、第１右よび第２のＤＲＡＭＩ ３、１ ４の
第２０カラムアドレスから．各々４ビットずつ計８ビッ
トのパラレルデータが、第２の出力データ２として８ビ
ットＩ／Ｏデータバス２０に取り出され、データラッチ
回路１７によりラッチされる。このようにして、データ
ラッチ回路１７によりラッチされた第１の出力データを
下位８ビットとし、第２の出力データを上位８ビットと
する１６ビットデータが、データバス１６を経てＭＰＵ
１２に取り込まれる。
更にクロック信号３６の３周期経過後に、タイミング発
生回路３４からデコード回路タイミングバルス４２と、
アドレス切換タイミングパルス４１が出力される。デコ
ード回路タイミングパルス４２はデコード回路２３に供
給される。デコード回路２３は、アドレスバス２１の一
部の信号とデコード回路タイミングパルス４２を基にし
てＨレベルのＲＡＳ信号２６とＣＡＳ信号２７を出力す
る。これにより、第１および第２のＤＲＡＭ１３、１４
のＲＡＳ端子とＣＡＳ端子は非アクティブ状態となる。
生回路３４からデコード回路タイミングバルス４２と、
アドレス切換タイミングパルス４１が出力される。デコ
ード回路タイミングパルス４２はデコード回路２３に供
給される。デコード回路２３は、アドレスバス２１の一
部の信号とデコード回路タイミングパルス４２を基にし
てＨレベルのＲＡＳ信号２６とＣＡＳ信号２７を出力す
る。これにより、第１および第２のＤＲＡＭ１３、１４
のＲＡＳ端子とＣＡＳ端子は非アクティブ状態となる。
アドレス切換タイミングパルス４１は、アドレス切換回
路２２に供給される。これにより、アドレス切換回路２
２から出力されているアドレスバス２４はハイインピー
ダンス状態となる。
路２２に供給される。これにより、アドレス切換回路２
２から出力されているアドレスバス２４はハイインピー
ダンス状態となる。
以上のように、ＤＲＡＭＩ ３、１４の２つの異なるア
ドレスから、各４ビットずつ計８ビットの第１の出力デ
ータと第２の出力データが読み出され、１６ビット幅の
データとしてＭＰＵ１２に取り込まれることになる。
ドレスから、各４ビットずつ計８ビットの第１の出力デ
ータと第２の出力データが読み出され、１６ビット幅の
データとしてＭＰＵ１２に取り込まれることになる。
このように本発明によれば、クロック信号を用゛いてタ
イミングパルス発生手段でタイミングパルスを発生させ
、データラッチ手段にデータをラッチさせながらＤＲＡ
Ｍにデータを分割して書き込んだり、分割してデータの
読み出しを行うことにしたので、従来のＤＲＡＭの制御
装置と比較してＤＲＡＭの個数を削減することができ、
遅延素子が不要となったのと併せて装置のコスト低減と
信頼性の向上を図ることができる。
イミングパルス発生手段でタイミングパルスを発生させ
、データラッチ手段にデータをラッチさせながらＤＲＡ
Ｍにデータを分割して書き込んだり、分割してデータの
読み出しを行うことにしたので、従来のＤＲＡＭの制御
装置と比較してＤＲＡＭの個数を削減することができ、
遅延素子が不要となったのと併せて装置のコスト低減と
信頼性の向上を図ることができる。
第１図および第２図は本発明の一実施例を説明するため
のもので、このうち第１図はＤＲＡＭ制御装置およびそ
の周辺回路を示すブロック図、第２図はＤＲＡＭ制御装
置の動作を説明するための各種タイミング図、第３図は
従来のＤＲＡＭの制御装置の簡略な例を示すブロック図
である。 １２・・・・・・ＭＰＵ，１３・・・・・・第１のＤＲ
ＡＭ，１４・・・・・・第２のＤＲＡＭ， １６・・・・・・１６ビットパラレルのデータパス、１
７・・・・・・データラッチ回路、 １８、１９・・・・・・４ビットパラレルのデータパス
、２２・・・・・・アドレス切換回路、 ２３・・・・・・デコード回路、 ３４・・・・・・タイミング発生回路、３５・・・・・
・クロック発生器、 ３６・・・・・・クロック信号、 ４１・・・・・・アドレス切換タイミングパルス、４２
・・・・・・デコード回路タイミングパルス、４３・・
・・・・データラッチタイミングパルス。 出 願 人 日本電気株式会社 代 理 人 弁理士 山内梅雄
のもので、このうち第１図はＤＲＡＭ制御装置およびそ
の周辺回路を示すブロック図、第２図はＤＲＡＭ制御装
置の動作を説明するための各種タイミング図、第３図は
従来のＤＲＡＭの制御装置の簡略な例を示すブロック図
である。 １２・・・・・・ＭＰＵ，１３・・・・・・第１のＤＲ
ＡＭ，１４・・・・・・第２のＤＲＡＭ， １６・・・・・・１６ビットパラレルのデータパス、１
７・・・・・・データラッチ回路、 １８、１９・・・・・・４ビットパラレルのデータパス
、２２・・・・・・アドレス切換回路、 ２３・・・・・・デコード回路、 ３４・・・・・・タイミング発生回路、３５・・・・・
・クロック発生器、 ３６・・・・・・クロック信号、 ４１・・・・・・アドレス切換タイミングパルス、４２
・・・・・・デコード回路タイミングパルス、４３・・
・・・・データラッチタイミングパルス。 出 願 人 日本電気株式会社 代 理 人 弁理士 山内梅雄
Claims (1)
- 【特許請求の範囲】 クロック信号を発生するクロック信号発生手段と、 このクロック信号をカウントしてタイミングパルスを発
生させるタイミングパルス発生手段と、このタイミング
パルス発生手段から出力されるタイミングパルスを入力
してロウアドレスとカラムアドレスを切り換えるアドレ
ス切換手段と、前記タイミングパルス発生手段から出力
されるタイミングパルスと前記アドレス切換手段が設定
したアドレスを用いてロウアドレスストローブ信号とカ
ラムアトレスストローブ信号を作成するデコード手段と
、 前記タイミングパルス発生手段から出力されるタイミン
グパルスとライト信号、リード信号および前記デコード
手段の作成する信号を用いてＤＲＡＭに入出力されるデ
ータをラッチするデータラッチ手段 とを具備することを特徴とするＤＲＡＭ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056045A JPH02236892A (ja) | 1989-03-10 | 1989-03-10 | Ｄｒａｍ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056045A JPH02236892A (ja) | 1989-03-10 | 1989-03-10 | Ｄｒａｍ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02236892A true JPH02236892A (ja) | 1990-09-19 |
Family
ID=13016116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1056045A Pending JPH02236892A (ja) | 1989-03-10 | 1989-03-10 | Ｄｒａｍ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02236892A (ja) |
-
1989
- 1989-03-10 JP JP1056045A patent/JPH02236892A/ja active Pending
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