JPH02236653A - 多重仮想記憶管理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ｉ要） 多重仮想記憶管理方式に係り、アトレス変換機構と、Ｔ
ＬＢと、プログラムで指定された空間識別子の値を格納
したレジスタと、上記ＴＬＢの空間識別子区領域の値と
上記レジスタの値とを比較する比較手段とを有すると共
に、必要とする仮想記憶空間数が異なり、上記ＴＬＢの
空間識別子領域の必要数ビットが異なる複数のアーキテ
クチャを実現する多重仮想記憶管理方式に関し、ハード
ウエア量の減少を計ることと、ＴＬＢフ才ルト信号を高
速に出力することができるようにすることを目的とし、 全てのアーキテクチャの実現時に上記ＴＬＢの空間識別
子項目の設定ビット数を上記複数のアーキテクチャの最
大必要空間数に対応するビット数とすると共に、このビ
ット数より少ないビット数で空間を指定できるアーキテ
クチャの実現時には、当該指定に必要ない余剰ビットに
そのアーキテクチャに特有の値を設定し、当該アーキテ
クチャを使用するプログラムの空間識別子にも当該特定
の値を設定し、レジスタに登録するように構成する。

〔産業上の利用分野〕

本発明は多重仮想記憶管理方式に係り、特に複数の仮想
記憶空間に対応して論理アドレスと実アドレスとを対応
づけるアドレス変換機構と、上記の論理アドレスと実ア
ドレスとの変換結果を実ページアドレス領域と空間識別
子領域と分類格納して後の検索を高速で行なうためのＴ
ＬＢと、プログラムで指定された空間識別子の値を格納
したレジスタと上記ＴＬＢの空間識別子区領域の値と、
上記レジスタの値とを比較する比較手段とを有すると共
に、必要とする仮想記憶空間数が異なり、上記ＴＬＢの
空間子項目の使用数ビットが異なる複数のアーキテクチ
ャを実現する多重仮想記憶管理方式に関する。

？従来の技術） 一般にデータ処理システムにおいて、記憶管理方式とし
て第６図に示すように複数の仮想記憶空間（１■〜１ｎ
）で構成される多重仮想記憶方式を使用することが多い
。

このような多重仮想記憶方式においては、一つの仮想記
憶空間１０は、第６図に示すように、夫々ＯＳ域、ユー
ザ域、共通域を有するものとしハートウエアのアーキテ
クチャからくる制限を受けないように構成されている。

そして、このようなシステムにおいては論理アドレスか
ら物理アドレスへの変換はセグメントテーブル及びペー
ジテーブル等からなる公知のアドレス変換機構を用いる
ものとしている。

そしてこのアドレス変換機構により論理アドレス及び物
理アドレス及び空間識別子の値はＴＬＢ　（トランスフ
ァ・ルックアサイト・バッファ）の対照表に格納され、
処理を進めるに当ってこのＴＬＢを索引して高速に処理
を行なえるようにしている。

また、このようなデータ処理システムにあっては、異な
るアーキテクチャを実現できるものとしたものがある。

そしてこのようなアーキテクチャにあっては必ずしも使
用する仮想記憶空間数は一致せず，使用する空間数が多
いものや少ないものがあり、夫々のアーキテクチャで使
用するソフトウエアにおいてはその空間数の指定は必要
なビット数の空間識別子を設定して行なうようにしてい
？から夫々のアーキテクチャによって空間識別子の桁数
が異なっている。

これに伴ない従来ＴＬＢとしては第４図に示すような構
成を有したものがある。同図中１０はＴＬＢ（トランス
ファー・ルックアサイド・バツファ）であり、論理アド
レスから物理へのアドレス変換を高速に行なうため上述
した論理アドレスと物理アドレスとの対応関係を保持す
る物理アドレス領域１０ａと仮想記憶空間に対応する空
間識別子領域１０ｂとを有している。モして１１はデコ
ーダであって図示していない論理アドレスレジスタから
の論理ページアドレスを受け、ＴＬＢの所定番地に対し
てアクセスをかけるものである。

そしてこの例においては、データ処理装置は例えばアー
キテクチャＡ及びアーキテクチャＢの２つのアーキテク
チャを実現するものとしている。この２つのアーキテク
チャＡ及びアーキテクチャＢの内アーキテクチャＡの必
要とする仮想記憶空間は例えば１。〜１■５であり、空
間識別子は？ビットで表示される。これに対してアーキ
テクチャＢは必要とする仮想記憶空間は例えば１。〜１
■２７であり、空間識別子は７ビット必要となる。この
ような異なるアーキテクチャを共存させるため、この例
においてはＴＬＢの出力がいずれのアーキテクチャによ
るものであるかを判別するため、第４図に示すように一
致比較回路１２を設けるものとしている。同図において
、１３はアーキテクチャＡにおいてプログラムが指定し
た空間識別子（ＰＳＩＤＩ）を格納する４ビットのレジ
スタ、１４は同様にアーキテクチャＢにおいてプログラ
ムが指定した空間識別子（ＰＳＩＤ２）を格納する７ビ
ットのレジスタ、又１５，１６は上記のＴＬＢ１０の空
間識別領域の出力と各アーキテクチャに対応する２台の
比較器１５．１６で第５図に示すような論理回路を有し
、信号の１桁でも不一致の時、不一致信号「１」を発生
する。即ち比較器１５．１６は空間識別子のビット数と
同一の数（第４図では７つであるが、アーキテクチャＡ
に対応する比較器は４でよい）で、？ＬＢ１０とレジス
タ１３．１４の空間識別子が入力される排他的論理和回
路２０■〜２０９とこれらの出力の論理和を出力するオ
アゲート２１とから構成される。そしてこの二つの比較
器１５，１６からの信号を図示しないアーキテクチャ指
定レジスタの信号ＡＦ（アーキテクチャＡの時「１」、
アーキテクチャＢの時「０」）またはこの反転信号の論
理積を取る２台のアントゲート２１，２２と、この２台
のアンドゲートの論理積を出力するオアゲート２３とか
らなる一致比較回路に入力される。従って、この一致比
較回路によれば、下表のように、空間識別領域が一致し
て且つ当該アーキテクチャを使用しているときのみ「０
」が出力され、それ以外の時はＴＬＢフ才ルト信号「１
」が出力される。

これにより、ＴＬＢにヒットしたか、ヒットせずにＴＬ
Ｂフ才ルト状態になったかが出力され、ＴＬＢヒット状
態の時には、論理アトレスから物理アドレスへの変換は
ＴＬＢ１０を用いて行なわれ、ＴＬＢフ才ルト状態の時
には、上記の変換は上述したアドレス変換機構を用いて
行なわれ、変換の結果は最先のＴＬＢの変換処理を行な
ったアドレスに新たに格納される。

（発明が解決しようとする課題） ところで、上述のような多重仮想記憶管理方式にあって
は、各アーキテクチャに対応する空間識別子を選択する
ため、ＴＬＢの出力に対して、データ処理システムがサ
ポートしているアーキテクチャの数だけの比較装置を設
ける必要がある。

しかしながら、このようにアーキテクチャの数だけ比較
装置を設けなければならないとすると、比較回路は第５
図に示すように多数の論理回路から構成されるものであ
るため、ハートウエア構成が増大するという問題がある
。また、ＴＬＢフ才ルトを検出するためにはこれらの比
較装置の出力を更に、数段のゲートから構成される一致
比較回路をもうけなければならず、ＴＬＢフ才ルトの出
力タイミングがこの一致比較回路のゲート段数だけ遅れ
るという問題がある。

そこで本発明は上述のような多重仮想記憶制御方式にお
いて、ハードウエア量の減少を計ることと、ＴＬＢフ才
ルト信号を高速に出力することができる多重仮想記憶制
御手段を提供することを目的とする。

〔課題を解決するための手段〕

本発明にあって、上記の課題を解決するための手段は、
第１図に示すように、複数の仮想記憶空間１１〜１ｎに
対応して論理アドレスと実アドレスが対応づけるアドレ
ス変換機構２と、上記の論理アドレスと実アドレスとの
変換結果を実ページアドレス領域と空間識別子領域と分
類格納して後の検索を高速で行なうためのＴＬＢ３と、
プログラムで指定された空間識別子の値を格納したレジ
スタ４と，上記ＴＬＢ３の空間識別子区領域の値と、上
記レジスタ４の値とを比較する比較手段とを有すると共
に、必要とする仮想記憶空間数が異なり、上記ＴＬＢ３
の空間識別子領域の必要数ビットが異なる複数のアーキ
テクチャを実現する多重仮想記憶管理方式において、全
てのアーキテクチャの実現時に上記ＴＬＢ３の空間識別
子領域のビット数６を上記複数のアーキテクチャの最大
必要空間数に対応するビット数とすると共に、このビッ
ト数より少ないビット数で空間を指定できるアーキテク
チャの実現時には、当該指定に必要ない余剰ビットにそ
のアーキテクチャに特有の値を設定し、当該アーキテク
チャを使用するプログラムの空間識別子にも当該特定の
値を付加し、レジスタに登録することとしたことである
。

〔作用〕

本発明によれば、設定ビット数を複数のアーキテクチャ
の最大必要空間数に対応するビット数としたＴＬＢの空
間識別子領域に、このビット数より少ないビット数で空
間を指定するアーキテクチャの実現時には、当該指定に
必要ない余剰ビットにそのアーキテクチャに特有の値を
設定し、当該アーキテクチャを使用するプログラムにお
いて空間識別子にも当該特定の値を付加し、レジスタに
登録することとしたから、複数のアーキテクチャに対応
して、すべての空間識別子を一台の比較回路で比較する
ことができ、一致比較回路を股ける必要はなくなる． ？実施例） 以下本発明に係る多重仮想記憶管理方式の実施例を図面
に基づいて説明する。

第２図及び第３図は本発明に係る多重仮想記憶管理方式
の第一の実施例を示すものである。本実施例において、
データ処理システムのアドレス変換機描の構造等は従来
で示したものと同様であるので、その詳細な説明は省略
する。

本実施例に係る多重仮想記憶管理方式において、データ
処理システムは従来で説明したのと同様に、アーキテク
チャＡ及びアーキテクチャＢの２つのアーキテクチャを
実現するものとしている。この２つのアーキテクチャＡ
及びアーキテクチャＢの内アーキテクチャＡの必要とす
る仮想記憶空間は１。〜１■，であり、空間識別子は４
ビットで表示される。これに対してアーキテクチャＢの
必要とする仮想記憶空間は１。〜１■２，であり、空間
識別子は７ビット必要となる。

第２図において３１はＴＬＢ　（｝ランスファ一・ルッ
クアサイド・バッファ）であり論理アドレスから物理へ
のアドレス変換を高速に行なうため上述した論理アドレ
スと物理アドレスとの対応関係を保持する物理ページア
ドレス領域３１ａ（００〜２３）と仮想記憶空間に対応
する空間識別子領域３ｌｂ（２４〜３０）とを有してい
る。

モして３２はデコーダであウて図示していない論理アド
レスレジスタからの論理ページアドレスを受け、ＴＬＢ
の所定番地に対してアクセスをかけるものである。そし
て、本実施例において、ＴＬＢの領域はアーキテクチャ
Ａの領域とアーキテクチャＢの２領域に分割されている
と共に、夫々の領域は物理ページアドレス（ＰＰＡ）の
領域と、空間認識子の領域とに別れている、そしてこの
空間認識領域はアーキテクチャＡ及びアーキテクチャＢ
の最大のビット数であるアーキテクチャＢの空間識別子
のビット数、即ち７ビット（図中ＳＩＤ　：スペースＩ
Ｄ）とし、またアーキテクチャＡの空間識別子の領域も
７ビットとし、必要とする４ビット（図中ＳＳＩＤ：シ
ョート・スペースＩＤ）より上位の桁（２４〜２６）に
ついては特定の数ｒ０００Ｊを書き込むものとしている
。

そして本実施例においてプログラムの指定する空間識別
子（ＰＳＩＤ）についても、アーキテクチャＢにおける
プログラムの空間識別子は従来通り７ビットとするとと
もに、アーキテクチャＡのプログラムについても７ビッ
トとし、空間の指定に必要な下位４ビットより上位３ビ
ットには所定の数ｒ０００Ｊを格納して空間の指定を行
なうようにする。そして、このプログラムの指定する空
間識別子（ＰＳＩＤ）を格納するレジスタ３２は１台と
して、このレジスタ３３の出力する空間識別子（ＰＳＩ
Ｄ）とＴＬＢの出力する空間識別子（ＳＩＤ又は上位３
桁にｒｏ００Ｊが付されたＳＳＩＤ）を比較する比較器
３４を一台設け、この両空間識別子が一致しないときに
はＴＬＢフ才ルトとして信号を発生するものとしている
。

ここで、この比較器３４は第３図に示すように？台の排
他的論理和回路３５■〜３５，を並べ、これらの各排他
的論理和回路に両空間識別子信号の各ビットを入力し、
それらの論理和を出力するオアゲート３６を設けたもの
で、両空間識別子の信号のうち１ビットでも異なってい
るときにはＴＬＢフ才ルト信号「１」を出力するもので
ある。

従って本実施例によれば、使用空間数の異なる２つのア
ーキテクチャをサポートするデータ処理装置において、
ＴＬＢの空間識別子の比較手段を１台とすることができ
、また一致比較回路を不要とすることができるため、ハ
ードウエア構成を減少させることができる他、多段のゲ
ートで構成していた一致比較回路を省略することができ
るため、このゲートにより発生するＴＬＢフ才ルト信号
の遅延を招くことなく、ＴＬＢフ才ルト信号を高速に発
生することができ装置の高速化を計ることができる。

（発明の効果） 以上説明したように、本発明によれば、必要とする仮想
記憶空間数が異なり、上記ＴＬＢの空間子項目の使用数
ビットが異なる複数のアーキテクチャを実現する多重仮
想記憶管理方式において、ＴＬＢの空間子項目の設定ビ
ット数を上記複数のアーキテクチャの最大必要空間数に
対応するビット数とすると共に、このビット数より少な
いビット数で空間を指定できるアーキテクチャの実現時
には、当該指定に必要ない余剰ビットにそのアーキテク
チャに特有の値を設定し、当該アーキテクチャを使用す
るプログラムにおいて空間識別子にも当該特定の値を付
加し、レジスタに登録することとしたから、使用空間数
の異なる複数のアーキテクチャをサポートするデータ処
理装置において、ＴＬＢの空間識別子の比較手段を１台
とすることができ、また一致比較回路を不要とすること
ができるためハードウエア構成を減少させることができ
る他、多段のゲートで構成していた一致比較回路を省略
することができるため、このゲートにより発生するＴＬ
Ｂフ才ルト信号の遅延を招くことなく、ＴＬＢフ才ルト
信号を高速に発生することができ装置の高速化を計るこ
とができるという効果を奏する。

尚木実施例においてデータ処理システムが実現できるア
ーキテクチャはＡ，Ｂの２種としたがこれは３以上であ
っても本発明を同様に適用できることはいうまでもない
。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明に係る多重仮
想記憶制御方式の実施例を示す図、第３図は第２図に示
した多重仮想記憶制御方式に使用する比較器を示す図、
第４図は従来の多重仮想記憶制御方式を示す図、第５図
は第４図に示した多重仮想記憶制御方式に使用する比較
器を示す図、第６図は多重仮想記憶空間を示す図である
。 １，〜１ｎ・・・仮想記憶空間 ２・・・アドレス変換機構 ３・・・ＴＬＢ （トランスファ・ルックアサイド ・バツファ） ４・・・レジスタ ５・・・比較手段 ６・・・設定ビット数

Claims (1)

1. 【特許請求の範囲】 複数の仮想記憶空間（１＿１〜１＿ｎ）に対応して論理
   アドレスと実アドレスとを対応づけるアドレス変換機構
   （２）と、 上記の論理アドレスと実アドレスとの変換結果を実ペー
   ジアドレス領域と空間識別子領域と分類格納して後の検
   索を高速で行なうためのＴＬＢ（３）と、 プログラムで指定された空間識別子の値を格納したレジ
   スタ（４）と、 上記ＴＬＢ（３）の空間識別子区領域の値と、上記レジ
   スタの値とを比較する比較手段（５）とを有すると共に
   、 必要とする仮想記憶空間数が異なり、上記 ＴＬＢ（３）の空間識別子領域の必要数ビットが異なる
   複数のアーキテクチャを実現する多重仮想記憶管理方式
   において、 全てのアーキテクチャの実現時に上記ＴＬＢの空間識別
   子領域の設定ビット数（６）を上記複数のアーキテクチ
   ャの最大必要空間数に対応するビット数とすると共に、 このビット数より少ないビット数で空間を指定できるア
   ーキテクチャの実現時には、当該指定に必要ない余剰ビ
   ットにそのアーキテクチャに特有の値（Ｘ）を設定し、 当該アーキテクチャを使用するプログラムの空間識別子
   にも当該特定の値を設定し、レジスタに登録することを
   特徴とする多重仮想記憶管理方式。