JPH02234456A - 集積回路パッケージおよびその製造方法 - Google Patents
集積回路パッケージおよびその製造方法Info
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- JPH02234456A JPH02234456A JP5558889A JP5558889A JPH02234456A JP H02234456 A JPH02234456 A JP H02234456A JP 5558889 A JP5558889 A JP 5558889A JP 5558889 A JP5558889 A JP 5558889A JP H02234456 A JPH02234456 A JP H02234456A
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Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業１の利用分野］
本発明は、集積回路が形成された半導体素子を搭載する
ための集積回路パッケーシおよびその製逍方法に関する
。
ための集積回路パッケーシおよびその製逍方法に関する
。
［従来の技術およびその課題］
近年、高集積度ＩＣ用のパッケージでは、入出力端子数
の増加に伴い、高密度配線が施されるため、基板主面上
の配線パターンを薄膜により形成する場合がある。
の増加に伴い、高密度配線が施されるため、基板主面上
の配線パターンを薄膜により形成する場合がある。
ところが、薄膜形成に際して基板主面上を研磨しても、
研磨の限界を越えて窪みやクラック、あるいは研１！キ
ズなどの微細な欠陥が残るため、スパッタリングで薄膜
を形成した際に、前記窪みやクラックなどの欠陥箇所に
入り込んだ金属粒子が、エッチング処理により除去され
ないで残る場合がある。
研磨の限界を越えて窪みやクラック、あるいは研１！キ
ズなどの微細な欠陥が残るため、スパッタリングで薄膜
を形成した際に、前記窪みやクラックなどの欠陥箇所に
入り込んだ金属粒子が、エッチング処理により除去され
ないで残る場合がある。
この場合、エンチング後、配線に鍍金を施すことによっ
゛Ｃ、配線の境界部分に生じた欠陥箇所が拡大するため
、」．述したような高密度配線においては、配線ピッチ
や絶縁間隔が狭くなり、配線間の電気絶縁性が低千する
とともに、経時変化や環境変化により、封入されたＩＣ
が汚染されてＩＣの特性を損なわせるなどの悪影響があ
り，パッケージの信頼性が低下する課題を有していた。
゛Ｃ、配線の境界部分に生じた欠陥箇所が拡大するため
、」．述したような高密度配線においては、配線ピッチ
や絶縁間隔が狭くなり、配線間の電気絶縁性が低千する
とともに、経時変化や環境変化により、封入されたＩＣ
が汚染されてＩＣの特性を損なわせるなどの悪影響があ
り，パッケージの信頼性が低下する課題を有していた。
本発明は」二記８Ｉ１情に基づいて成されたもので、そ
の目的は、基仮主面上に形成された配線間の電気絶縁性
をＶｆＩ保することで、信頼性を向」，させた集積回路
パッケージおよびその製造方法を提供することにある。
の目的は、基仮主面上に形成された配線間の電気絶縁性
をＶｆＩ保することで、信頼性を向」，させた集積回路
パッケージおよびその製造方法を提供することにある。
［課題を解決するための手段］
第１の発明である集積回路パッケージは、上記目的を達
成するために、スルーホールを有４゜るヒラミック基板
の主面上に、前記スルーホールに対応する部分のみ除去
された厚さ３７ｘ＋ｎ以下の感光性樹脂膜を形成し、該
感光性樹脂膜の」面に、前記スルーホールと電気的に接
続される配線パターンを薄膜により形成したことを技術
的手段とする。
成するために、スルーホールを有４゜るヒラミック基板
の主面上に、前記スルーホールに対応する部分のみ除去
された厚さ３７ｘ＋ｎ以下の感光性樹脂膜を形成し、該
感光性樹脂膜の」面に、前記スルーホールと電気的に接
続される配線パターンを薄膜により形成したことを技術
的手段とする。
また、第２の発明である集積ｒｊｌｉｌ路パッケージの
製造方法は、スルーホールを有するセラミック基、板の
主面上に、一定粘度の感光性樹脂をＪＵ大３ノ１ｍまで
のノフさて塗布し、プリベーキング、露光、および現像
工程により前記スルーホール上部の感光性樹脂を除去し
たｆｌｔ．、ボス１・ベーキングにより前記主面上の感
光性樹脂を硬化さぜ゜ζ形成した感光性樹脂膜の」．面
に、前記スルーホールと電気的に接続される配線パター
ンを薄膜により形成することを技術的１段とする。
製造方法は、スルーホールを有するセラミック基、板の
主面上に、一定粘度の感光性樹脂をＪＵ大３ノ１ｍまで
のノフさて塗布し、プリベーキング、露光、および現像
工程により前記スルーホール上部の感光性樹脂を除去し
たｆｌｔ．、ボス１・ベーキングにより前記主面上の感
光性樹脂を硬化さぜ゜ζ形成した感光性樹脂膜の」．面
に、前記スルーホールと電気的に接続される配線パター
ンを薄膜により形成することを技術的１段とする。
［作用および発明の効果］
上記構成よりなる本発明は、セラミック基板の主面上に
感光性樹脂を塗布することにより、Ｕラミック基板の主
面上に存在する窪みやクラックなどの欠陥箇所に感光性
樹脂が充填される。その後、プリベーキング、露光、お
よび現像工程により、スルーホール１一部の感光性樹脂
を除去し、熱硬化（ボス１・ベーキング）することで、
セラミック基板の主面上に厚さ３μＩｎ以下の感光性樹
脂膜が形、成される。
感光性樹脂を塗布することにより、Ｕラミック基板の主
面上に存在する窪みやクラックなどの欠陥箇所に感光性
樹脂が充填される。その後、プリベーキング、露光、お
よび現像工程により、スルーホール１一部の感光性樹脂
を除去し、熱硬化（ボス１・ベーキング）することで、
セラミック基板の主面上に厚さ３μＩｎ以下の感光性樹
脂膜が形、成される。
この結果、基板主面上の窪みやクラックなどの欠陥箇所
が感光性樹脂膜で覆われるため、感光性樹脂膜の上に薄
膜を形成し、エッチング処理で不要な薄膜を除去して配
線パターンを形成した際に、配線間に存在する欠陥箇所
の数を減少させることができる． 従って、高密度配線におい“でも、配線間の電気絶縁性
を確保することができるとともに、封入されたＩＣへの
悪影響を防止することができ、パッケージの信頼性を向
上させることができる。
が感光性樹脂膜で覆われるため、感光性樹脂膜の上に薄
膜を形成し、エッチング処理で不要な薄膜を除去して配
線パターンを形成した際に、配線間に存在する欠陥箇所
の数を減少させることができる． 従って、高密度配線におい“でも、配線間の電気絶縁性
を確保することができるとともに、封入されたＩＣへの
悪影響を防止することができ、パッケージの信頼性を向
上させることができる。
また、セラミック基板の主面上に塗布する感光性樹脂の
厚さを最大３μｍと薄くしたことにより、基板主面上の
スルーホールの端面と感光性樹脂膜の表面との段差を小
さく抑えることができる。このため、感光性樹脂膜上に
、スパッタリングで薄膜を形成した際にも、除去された
スルーホール部の内周側面の薄膜密着強度が低下するよ
うなことがなく、且つ、露光、現像、エッチングによる
シャープなパターニングを行うことができる．［実施例
］ 次に、本発明の集積回路パッケージおよびその製造方法
を、図面に示す一実施例に基づき説明する。
厚さを最大３μｍと薄くしたことにより、基板主面上の
スルーホールの端面と感光性樹脂膜の表面との段差を小
さく抑えることができる。このため、感光性樹脂膜上に
、スパッタリングで薄膜を形成した際にも、除去された
スルーホール部の内周側面の薄膜密着強度が低下するよ
うなことがなく、且つ、露光、現像、エッチングによる
シャープなパターニングを行うことができる．［実施例
］ 次に、本発明の集積回路パッケージおよびその製造方法
を、図面に示す一実施例に基づき説明する。
第１図ないし第３図は、薄膜配線の形成過程を示す説明
図である。
図である。
本実施例のｔＬｆ１回路パッケージは、セラミック基板
１の士．而ト（第３図上面）に施される配線パターン２
を薄膜配線手法によって形成したものである。
１の士．而ト（第３図上面）に施される配線パターン２
を薄膜配線手法によって形成したものである。
セラミック基板１は、アルミナを主成分《９２％》とし
たグリーンシー１・にスルーホール３を打ち抜き、熱圧
着によっ゜ζ複数のグリーンシ一トを積層した後、加湿
雰囲気の水素炉中において焼結したものである。なお、
グリーンシ一トの積層間には、必要に応じて、Ｊ！５１
：膜により内部配線《図示しない》を形成してもよい。
たグリーンシー１・にスルーホール３を打ち抜き、熱圧
着によっ゜ζ複数のグリーンシ一トを積層した後、加湿
雰囲気の水素炉中において焼結したものである。なお、
グリーンシ一トの積層間には、必要に応じて、Ｊ！５１
：膜により内部配線《図示しない》を形成してもよい。
以下に、セラミック基板１の主面上に薄膜による配線パ
ターン２を形成する過程を説明する．ア）あらかじめ研
磨されたセラミック基板１《表面粗度Ｒａ０．４μロ１
、第１図参照》の主面上に、図示しない回転式塗布機（
スピンクオータ）によって、一定の粘度に調整されたポ
リイミド樹脂（本発明の感光性樹脂）を、後記する表１
に示す厚さに塗布する。
ターン２を形成する過程を説明する．ア）あらかじめ研
磨されたセラミック基板１《表面粗度Ｒａ０．４μロ１
、第１図参照》の主面上に、図示しない回転式塗布機（
スピンクオータ）によって、一定の粘度に調整されたポ
リイミド樹脂（本発明の感光性樹脂）を、後記する表１
に示す厚さに塗布する。
イ）所定の温度でプリベーキングした後、露光および現
像処理により、スルーホール３」部のポリイミド樹脂を
除去する（第２図参照）。
像処理により、スルーホール３」部のポリイミド樹脂を
除去する（第２図参照）。
ウ）約４３５℃で１時間程加熱して硬化（ポストベーキ
ング）させることにより、セラミック基板１の１面士．
にポリイミド樹脂１ｌ１１４を形成する。
ング）させることにより、セラミック基板１の１面士．
にポリイミド樹脂１ｌ１１４を形成する。
これにより、セラミック基板１の主面七に存在する窪み
やクラックなどの欠陥箇所５が、ポリイミド樹脂膜４に
よって覆われる。
やクラックなどの欠陥箇所５が、ポリイミド樹脂膜４に
よって覆われる。
工）スルーホール３部のみ除去したポリイミド樹脂膜４
の表面に、スパッタリングによりＣｒ（１０００人）お
よびＣ ｕ （ ５０００Ａ ）の２／Ｗの薄１模を形
成し、その薄膜上に、電流密度を確保するため厚さ１０
μｍのＣｕの電解メッキを施す。
の表面に、スパッタリングによりＣｒ（１０００人）お
よびＣ ｕ （ ５０００Ａ ）の２／Ｗの薄１模を形
成し、その薄膜上に、電流密度を確保するため厚さ１０
μｍのＣｕの電解メッキを施す。
オ）Ｃｕメッキの上に厚さ１．５μｍのレジストを塗布
し、露光および現像処理により、不要部のレジストを除
去した後、エッチング処理により不要部の薄膜を除去し
て配線パターン２を形成する．力＞ａｔ＊に、Ｎ ｉ
（ ２μｍ．） 一Ａｕ （ ４μｍ）の電解メッキを
施して完成する（第３図参照）。
し、露光および現像処理により、不要部のレジストを除
去した後、エッチング処理により不要部の薄膜を除去し
て配線パターン２を形成する．力＞ａｔ＊に、Ｎ ｉ
（ ２μｍ．） 一Ａｕ （ ４μｍ）の電解メッキを
施して完成する（第３図参照）。
ここで、配線ピッチ１２５μｍ、絶縁間隔４０μｍ、配
線幅８５７ｘｍとして、ポリイミド樹脂膜４の表面に薄
膜配線を施した場合と、ポリイミド樹脂膜４を形成しな
いで、直接セラミック基板１の主面上に薄膜配線を施し
た場合とで、欠陥箇所５の数を比較した測定結果を表１
に示す。
線幅８５７ｘｍとして、ポリイミド樹脂膜４の表面に薄
膜配線を施した場合と、ポリイミド樹脂膜４を形成しな
いで、直接セラミック基板１の主面上に薄膜配線を施し
た場合とで、欠陥箇所５の数を比較した測定結果を表１
に示す。
なお、欠陥箇所は、配線パターン２と非配線而との境界
線十の長平方向１ｍＩｎ当たりにおける発生欠陥数を測
定した。
線十の長平方向１ｍＩｎ当たりにおける発生欠陥数を測
定した。
表１ ｎ−５
この表１のＪ（Ｉ＋定結果にも示すように、セラミック
基板１の１′ｒＩＤ」．にポリイミド樹脂Ｍ４を形成し
た後、薄膜により配線パターン２を施すことにより、配
線間の欠陥箇所５の数を減少させることができる。
基板１の１′ｒＩＤ」．にポリイミド樹脂Ｍ４を形成し
た後、薄膜により配線パターン２を施すことにより、配
線間の欠陥箇所５の数を減少させることができる。
従っ゛（、高密度配線が施されるような場合でも、配線
間の電気Ｖ！！．縁牲をｑ保することができるとともに
、封入されたＩＣ／＼の悪影響を防止することができ、
集積回路パッケージの信頼性を向」させることができる
。
間の電気Ｖ！！．縁牲をｑ保することができるとともに
、封入されたＩＣ／＼の悪影響を防止することができ、
集積回路パッケージの信頼性を向」させることができる
。
本発明では、薄膜配線のスルーホール３との確実な接続
、および基板主面上にポリイミド樹脂膜４を形成するこ
とによる熱伝導率の低下を考慮して、ポリイミド樹脂膜
４の厚さを２μｍにするのが望ましい。
、および基板主面上にポリイミド樹脂膜４を形成するこ
とによる熱伝導率の低下を考慮して、ポリイミド樹脂膜
４の厚さを２μｍにするのが望ましい。
これにより、基板主面上のスルーホール３の端血とポリ
イミド樹脂膜４の表面との段差を小さく抑えることがで
きるため、ポリイミド樹脂膜４上に、スパッタリングで
薄膜を形成した際にも、除去されたスルーホール３部の
内周側面の膜密着強度が低下するようなことがなく、且
つ、露光、現像、エッチングによるシャープなバターニ
ングを行うことができる。
イミド樹脂膜４の表面との段差を小さく抑えることがで
きるため、ポリイミド樹脂膜４上に、スパッタリングで
薄膜を形成した際にも、除去されたスルーホール３部の
内周側面の膜密着強度が低下するようなことがなく、且
つ、露光、現像、エッチングによるシャープなバターニ
ングを行うことができる。
また、薄膜によって配線パターン２を形成したことによ
り、グリーンシーｌ−焼結時の収！！！率のばらつきに
よる影響を受けることがなく、配線パターン２とスルー
ホール３とのずれを防止することができる． （変形例） 上記実施例では、ポリイミド樹脂を２μｍの厚さに塗布
したが、２μｍに限定されるものではなく、最大３μｍ
以下の厚さであればよい。また、感光性樹脂としてポリ
イミド樹脂を例示したが、ポリイミド樹脂に限定される
ものではない．スパッタリングによって、ＣｒおよびＣ
ｕの薄膜を形成したが、蒸着によって形成してもよい。
り、グリーンシーｌ−焼結時の収！！！率のばらつきに
よる影響を受けることがなく、配線パターン２とスルー
ホール３とのずれを防止することができる． （変形例） 上記実施例では、ポリイミド樹脂を２μｍの厚さに塗布
したが、２μｍに限定されるものではなく、最大３μｍ
以下の厚さであればよい。また、感光性樹脂としてポリ
イミド樹脂を例示したが、ポリイミド樹脂に限定される
ものではない．スパッタリングによって、ＣｒおよびＣ
ｕの薄膜を形成したが、蒸着によって形成してもよい。
また、ＣｒおよびＣｕである必要はなく、例えば、Ｔｉ
−Ｍｏ−Ｃｕの３Ｊ！からなる薄膜であってもよい。
−Ｍｏ−Ｃｕの３Ｊ！からなる薄膜であってもよい。
第１図ないし第３図は本発明の一実施例を示すもので、
薄膜配線の形成過程を示す説明図である。 図中 １・・・セラミック基板 ２・・・配線パターン ３・・・スルーホール
薄膜配線の形成過程を示す説明図である。 図中 １・・・セラミック基板 ２・・・配線パターン ３・・・スルーホール
Claims (1)
- 【特許請求の範囲】 １）スルーホールを有するセラミック基板の主面上に、
前記スルーホールに対応する部分のみ除去された厚さ３
μｍ以下の感光性樹脂膜を形成し、該感光性樹脂膜の上
面に、前記スルーホールと電気的に接続される配線パタ
ーンを薄膜により形成した集積回路パッケージ。 ２）（ａ）スルーホールを有するセラミック基板の主面
上に、一定粘度の感光性樹脂を最大３μｍまでの厚さで
塗布し、 （ｂ）プリベーキング、露光、および現像工程により前
記スルーホール上部の感光性樹脂を除去し、（ｃ）ポス
トベーキングにより前記主面上の感光性樹脂を硬化させ
て感光性樹脂膜を形成し、（ｄ）該感光性樹脂膜の上面
に、前記スルーホールと電気的に接続される配線パター
ンを薄膜により形成する集積回路パッケージの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5558889A JPH02234456A (ja) | 1989-03-08 | 1989-03-08 | 集積回路パッケージおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5558889A JPH02234456A (ja) | 1989-03-08 | 1989-03-08 | 集積回路パッケージおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02234456A true JPH02234456A (ja) | 1990-09-17 |
Family
ID=13002912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5558889A Pending JPH02234456A (ja) | 1989-03-08 | 1989-03-08 | 集積回路パッケージおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02234456A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576518A (en) * | 1994-05-13 | 1996-11-19 | Nec Corporation | Via-structure of a multilayer interconnection ceramic substrate |
-
1989
- 1989-03-08 JP JP5558889A patent/JPH02234456A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576518A (en) * | 1994-05-13 | 1996-11-19 | Nec Corporation | Via-structure of a multilayer interconnection ceramic substrate |
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