JPH02234249A - Transfer data protection system - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
ダイレクト・メモリ・アクセスにより転送されたデータ
の保護方式に関し、
ダイレクト・メモリ・アクセスによるデータ転送により
主記憶装置に記憶されたデータをプログラムによる次の
メモリ書込みの開始時期まで保護する転送データ保護方
式を提供することを目的とし、
中央処理装置、主記憶装置、入出力制御装置及び入出力
装置からなり、主記憶装置と入出力装置との間において
ダイレクト・メモリ・アクセスによるデータ転送(以下
、DMA転送と記す)を行なうシステムにおいて、中央
処理装置内に、入出力装置より主記憶装置へのDMA転
送完了時にDMA転送完了信号を該主記憶装置に送出す
るDMA転送完了信号送出手段と、主記憶装置において
DMA転送データが保護状態にあるときにデータ保護を
解除せしめるデータ保護解除信号を送出するデータ保護
解除信号送出手段、前記主記憶装置内の各メモリ・ブロ
ックに、DMA転送開始時に中央処理装置よりのDMA
転送要求信号とアドレス信号を受信して該アドレス信号
により選択されるメモリ・ブロックにDMA転送が行わ
れたことを記憶するDMA転送記憶手段と、該DMA転
送記憶手段にDMA転送が記憶されているときに中央処
理装置より前記DMA転送完了信号を受信した場合に前
記メモリ・ブロンク内のメモリ部に対する書込みを禁止
せしめるデータ保護設定手段と、中央処理装置よりデー
タ保護解除信号を受信したときに、前記DMA転送記憶
手段の記憶情報を消去し、かつ前記データ保護設定手段
の保護設定を解除せしめて前記メモリ部に対するメモリ
書込みの禁止を解除せしめるデータ保護解除手段を備え
、DMA転送の完了から中央処理装置がデータ保護解除
信号を送出するまでの間、DMA転送データを保護する
ように構成する。[Detailed Description of the Invention] [Summary] Regarding a protection method for data transferred by direct memory access, data stored in the main storage device by data transfer by direct memory access is written to the next memory by a program. The purpose of this system is to provide a transfer data protection method that protects data until the start of the process. In a system that performs data transfer by memory access (hereinafter referred to as DMA transfer), when a DMA transfer from an input/output device to a main storage device is completed within a central processing unit, a DMA transfer completion signal is sent to the main storage device. DMA transfer completion signal sending means; data protection release signal sending means for sending a data protection release signal for releasing data protection when DMA transfer data is in a protected state in the main storage; each memory in the main storage; A block receives DMA from the central processing unit at the start of a DMA transfer.
DMA transfer storage means for receiving a transfer request signal and an address signal and storing information that a DMA transfer has been performed in a memory block selected by the address signal; and a DMA transfer is stored in the DMA transfer storage means. a data protection setting means for prohibiting writing to a memory section in the memory block when the DMA transfer completion signal is received from the central processing unit; data protection canceling means for erasing the storage information of the DMA transfer storage means and canceling the protection setting of the data protection setting means to cancel the prohibition of memory writing to the memory section; The configuration is such that the DMA transfer data is protected until the data protection release signal is sent out.
〔産業上の利用分野]
本発明は、ダイレクト・メモリ・アクセスにより転送さ
れたデータの保護方式に関する。[Industrial Application Field] The present invention relates to a protection method for data transferred by direct memory access.
第3図はダイレクト・メモリ・アクセス方弐の構成を示
す図である。FIG. 3 is a diagram showing the configuration of the second direct memory access method.
近年、データ処理装置或いは電子交換機などの如く、中
央処理装置、主記憶装置、入出力装置などにより構成さ
れるシステムにおいては、第3図に示すように主記憶装
置と入出力装置の間で直接データ転送を行なうDMA転
送が多く用いられている。In recent years, in systems such as data processing equipment or electronic exchanges that are composed of a central processing unit, main memory, input/output devices, etc., there is a direct connection between the main memory and input/output devices as shown in Figure 3. DMA transfer is often used to transfer data.
一方、メモリ保護機能を持たない従来の主記憶装置では
中央処理装置の命令により制限なしに主記憶装置内のメ
モリ部に書込むことができるため、中央処理装置がプロ
グラム暴走などにより主記憶装置にアクセスを行なった
場合にも書込みが行なわれ、記憶されているデータを破
壊することがある。このような現象はDMA転送により
転送されたデータが記憶されている場合でも同様である
。On the other hand, with conventional main memory devices that do not have a memory protection function, it is possible to write to the memory section of the main memory device without restriction based on instructions from the central processing unit. Even when an access is made, writing is performed and the stored data may be destroyed. This phenomenon occurs even when data transferred by DMA transfer is stored.
入出力装置1例えばハード・ディスク装置などから主記
憶装置にDMA転送により転送されるデータには重要な
ものがあるが、かかる転送データもプログラム暴走によ
り破壊される可能性がある。Although some important data is transferred from the input/output device 1, such as a hard disk device, to the main storage device by DMA transfer, such transferred data may also be destroyed due to program runaway.
データが破壊された場合にはシステムの運用処理に支障
を来すため、DMA転送により転送されていたデータを
再度入出力装置から主記憶装置に読込んでシステム再開
を行なう必要があり、信頼性及び効率の面で問題があっ
た。このため、DMA転送により転送されたデータはプ
ログラム処理により次の書込みが行なわれるまで保護す
る方式が必要となっている。If data is destroyed, system operation processing will be affected, so it is necessary to reread the data transferred by DMA transfer from the input/output device to the main storage device and restart the system. There were problems in terms of efficiency. Therefore, a method is required to protect data transferred by DMA transfer until the next write is performed by program processing.
第4図は従来方式のメモリ書込み部の構成図である。 FIG. 4 is a block diagram of a conventional memory writing section.
第4図中、21は中央処理装置、22は主記憶装置、2
3はメモリ・ブロック、24はメモリ・ブロック内のメ
モリ部、25は中央処理装置より主記憶装置に対して書
込み先のアドレス信号を送るアドレス信号線、26は同
じくメモリ書込み信号を送るメモリ書込み信号線、27
は中央処理装置21その他の制御装置と主記憶装置22
間で共通バスを経由してデータを送受するデータ線、2
8は主記憶装置22内において前記アドレス信号をデコ
ードして指定されたアドレスに対応するメモリ・ブロッ
クを選択し、選択されたメモリ・ブロック23に対して
メモリ・ブロック選択信号を送出するデコーダ、29は
前記デコーダ28の出力情報をメモリ・ブロック23に
送出するメモリ・ブロック選択信号線、30はメモリ・
フロック23内に設けられた論理積(AND)回路であ
る。In FIG. 4, 21 is a central processing unit, 22 is a main storage device, 2
3 is a memory block, 24 is a memory section within the memory block, 25 is an address signal line that sends a write destination address signal from the central processing unit to the main memory, and 26 is a memory write signal that also sends a memory write signal. line, 27
is the central processing unit 21 and other control devices and the main storage device 22
A data line that sends and receives data via a common bus between
8 is a decoder 29 which decodes the address signal in the main storage device 22, selects a memory block corresponding to the designated address, and sends a memory block selection signal to the selected memory block 23; 30 is a memory block selection signal line that sends the output information of the decoder 28 to the memory block 23;
This is an AND circuit provided within the block 23.
第4図において、中央処理装置21よりメモリ書込みが
命令される場合、先ず中央処理装置21より主記憶装置
22に対してアドレス信号線25を通して書込み先のメ
モリのアドレスを指定するアドレス信号が送られる。デ
コーダ28は該アドレス信号を受信してデコードし、書
き込み先のメモリ・ブロックを選択し、例えばメモリ・
ブロックIが選択された場合は該メモリ・ブロック23
に対するメモリ・ブロック選択信号線29にメモリ・ブ
ロック選択信号を送出する。次に中央処理装置21より
メモリ書込み信号線26を通してメモリ書込み信号が送
られるが、該信号は前記デコーダ28よりメモリ・ブロ
ック選択信号線29を通して送られる信号とともにメモ
リ・ブロック23内のAND回路30に入力される。こ
のため、AND回路30の二つの入力は共に信号が入力
された状態となり、該AND回路30の出力がメモリ書
込み信号としてメモリ部24に送られ、該メモリ部24
は書込みデータを受け入れられる状態となり、データ線
27を通して送られてくるデータを書込み、記憶する。In FIG. 4, when a memory write is commanded by the central processing unit 21, first, an address signal is sent from the central processing unit 21 to the main memory 22 through the address signal line 25 to designate the address of the memory to be written to. . The decoder 28 receives and decodes the address signal to select a memory block to write to, for example, a memory block.
If block I is selected, the memory block 23
A memory block selection signal is sent to the memory block selection signal line 29 for the memory block selection signal line 29. Next, a memory write signal is sent from the central processing unit 21 through the memory write signal line 26, and this signal is sent to the AND circuit 30 in the memory block 23 together with the signal sent from the decoder 28 through the memory block selection signal line 29. is input. Therefore, the two inputs of the AND circuit 30 are both in a state where signals are input, and the output of the AND circuit 30 is sent to the memory section 24 as a memory write signal.
becomes ready to accept write data, and writes and stores the data sent through the data line 27.
入出力装置よりのDMA転送の場合は図示省略された入
出力装置及び入出力制御装置より共通バスを通してデー
タ線27にデータが送られ、上記によりメモリ部24に
転送データが記憶される。In the case of DMA transfer from an input/output device, data is sent from the input/output device and input/output control device (not shown) to the data line 27 through the common bus, and the transferred data is stored in the memory section 24 as described above.
中央処理装置21よりプログラム暴走などにより正規で
ないメモリ書込み信号が送られた場合でも、上記により
メモリ書込みが行なわれるため、メモリ部24に記憶さ
れているデータは暴走により書込まれたデータによって
破壊されることとなる。暴走後のシステム再開時にはD
MA転送により記憶されている転送データは正しいもの
として使用されるため、該転送データが破壊されている
と再開処理が異常となり、再開不良となる。このため、
改めてDMA転送を行ない、再度システム再開処理を行
なわなければならないこととなる。Even if an unauthorized memory write signal is sent from the central processing unit 21 due to a program runaway, etc., the memory write is performed as described above, so the data stored in the memory unit 24 will not be destroyed by the data written due to the runaway. The Rukoto. D when the system restarts after a runaway
Since the transfer data stored by MA transfer is used as correct data, if the transfer data is destroyed, the restart process becomes abnormal, resulting in a restart failure. For this reason,
This means that the DMA transfer must be performed again and the system restart process must be performed again.
以上のように、従来の方式においては、DMA転送によ
り転送された重要なデータが保護されていないため、中
央処理装置よりプログラム暴走などによるメモリ書込み
信号が送られてくると記憶している転送データが破壊さ
れ、システム再開不良となる可能性があった。As described above, in the conventional method, important data transferred by DMA transfer is not protected, so when a memory write signal is sent from the central processing unit due to a program runaway, the stored transferred data could be destroyed, resulting in failure to restart the system.
本発明は、DMA転送により主記憶装置に記憶されたデ
ータをプログラムによる次のメモリ書込みの開始時期ま
で保護する転送データ保護方式を提供することを目的と
する。SUMMARY OF THE INVENTION An object of the present invention is to provide a transfer data protection method that protects data stored in a main storage device by DMA transfer until the start of the next memory write by a program.
第1図は本発明の原理説明図である。 FIG. 1 is a diagram explaining the principle of the present invention.
図中、1は中央処理装置、2は主記憶装置、3は主記憶
装置2の記憶単位となるメモリ・ブロックで、DMA転
送における転送単位ともなるもの、4はメモリ・ブロッ
ク3内においてデータを記憶するメモリ部、5は中央処
理装置1内においてDMA転送完了時に主記憶装置2に
対してDMA転送完了信号を送出する手段、6は中央処
理装置l内において主記憶装置2がデータ保護を行なっ
ているときに該主記憶装置2にデータ保護を解除させる
ためのデータ保護解除信号を送出する手段、7はメモリ
・ブロックごとに設けられるDMA転送記憶手段で、中
央処理装置1よりのアドレス信号によってメモリ・ブロ
ック3が選択され、かつ該中央処理装置lよりDMA転
送要求信号が送られた場合に該メモリ・ブロック3にD
MA転送が行なわれたことを記憶する手段、8はデータ
保護設定手段で、DMA転送記憶手段7がDMA転送を
記憶しているときに中央処理装置1よりDMA転送完了
信号が送られてきた場合にデータ保護の設定を行ってメ
モリ部4に対する書込みを禁止させる手段、9はデータ
保護解除手段で中央処理装置lよりデータ保護解除信号
を受信してDMA転送記憶手段7の記憶情報の消去とデ
ータ保護設定手段8における保護設定の解除を行なって
メモリ部4に対する書込みの禁止を解除する手段、10
は入出力制御装置、11はハード・ディスク装置などの
補助記憶装置を含む入出力装置である。In the figure, 1 is a central processing unit, 2 is a main storage device, 3 is a memory block that is a storage unit of the main storage device 2 and also serves as a transfer unit in DMA transfer, and 4 is a memory block that stores data in the memory block 3. 5 is a means for sending a DMA transfer completion signal to the main storage device 2 when the DMA transfer is completed in the central processing unit 1; 6 is a means for the main storage device 2 to protect data in the central processing unit 1; means for sending a data protection release signal to cause the main storage device 2 to release the data protection when When memory block 3 is selected and a DMA transfer request signal is sent from the central processing unit 1, the DMA transfer request signal is sent to the memory block 3.
Means 8 is a data protection setting means for storing that MA transfer has been performed, and when a DMA transfer completion signal is sent from the central processing unit 1 while the DMA transfer storage means 7 is storing the DMA transfer. 9 is a data protection canceling unit which receives a data protection cancellation signal from the central processing unit 1 and deletes the information stored in the DMA transfer storage unit 7 and data means for canceling the protection setting in the protection setting means 8 to cancel the prohibition of writing to the memory unit 4;
1 is an input/output control device, and 11 is an input/output device including an auxiliary storage device such as a hard disk device.
第1図において、入出力装置11より主記憶装置2に対
してDMA転送を行なう場合、中央処理装置1より主記
憶装置2に対してDMA転送要求信号とアドレス信号が
送出される。主記憶装置2では該アドレス信号を受信す
るとこれをデコードしてDMA転送による転送データを
書込むべきメモリ・ブロックを選択し、選択したメモリ
・ブロック3のDMA転送記憶手段7に対して出力のメ
モリ・ブロック選択信号を送出する。該DMA転送記憶
手段7は該メモリ・ブロック選択信号と前記DMA転送
要求信号の両信号が入力されると自メモリ・ブロック3
に対してDMA転送が行なわれたことを記憶する。DM
A転送記憶手段7における記憶情報はデータ保護設定手
段8に出力されるが、該記憶情報のみではデータ保護設
定手段8は動作を行なわない。この状態において中央処
理装置1よりメモリ書込み信号が送られてくると該メモ
リ書込み信号はデータ保護設定手段8を通してメモリ部
4に送られ、メモリ部4はデータ書込みが可能な状態と
なる。次いで主記憶装置2に対して入出力装置11より
DMA転送データが送られるとメモリ部4はこれを書込
んで記憶する。In FIG. 1, when performing DMA transfer from the input/output device 11 to the main storage device 2, a DMA transfer request signal and an address signal are sent from the central processing unit 1 to the main storage device 2. When the main storage device 2 receives the address signal, it decodes it, selects a memory block in which to write the data transferred by DMA transfer, and outputs the data to the DMA transfer storage means 7 of the selected memory block 3. - Send a block selection signal. When the DMA transfer storage means 7 receives both the memory block selection signal and the DMA transfer request signal, the DMA transfer storage means 7 selects its own memory block 3.
It is stored that the DMA transfer was performed for the DMA transfer. DM
The stored information in the A-transfer storage means 7 is output to the data protection setting means 8, but the data protection setting means 8 does not operate with only the stored information. In this state, when a memory write signal is sent from the central processing unit 1, the memory write signal is sent to the memory section 4 through the data protection setting means 8, and the memory section 4 becomes in a state in which data can be written. Next, when DMA transfer data is sent from the input/output device 11 to the main storage device 2, the memory section 4 writes and stores it.
DMA転送が終了すると、中央処理装置lは入出力制御
装置10よりDMA転送の完了報告を受けてDMA転送
完了信号送出手段5より主記憶装置2に対してDMA転
送完了信号を送出し、該DMA転送完了信号はメモリ・
ブロック3のデータ保護設定手段8に入力される。該デ
ータ保護設定手段8は二つの入力端子に同時に信号が入
力されたときにデータ保護の設定を行なうように構成さ
れているが、前記の如<DMA転送記憶手段7はDMA
転送が行なわれたことを記憶して記憶情報をデータ保護
設定手段8に対して出力しているので、前記DMA転送
完了信号が入力されると該データ保護設定手段8はデー
タ保護の設定を行う。When the DMA transfer is completed, the central processing unit l receives a DMA transfer completion report from the input/output control unit 10, and sends a DMA transfer completion signal to the main storage device 2 from the DMA transfer completion signal sending means 5, and the DMA transfer completion signal is sent to the main storage device 2. The transfer completion signal is
It is input to the data protection setting means 8 of block 3. The data protection setting means 8 is configured to set data protection when signals are input to two input terminals at the same time.
Since it memorizes that the transfer has been performed and outputs the stored information to the data protection setting means 8, when the DMA transfer completion signal is input, the data protection setting means 8 sets data protection. .
この状態においては、メモリ書込み信号が中央処理装置
lよりメモリ・ブロック3に送られてきてもメモリ部4
に対して書込み信号は送出されない。In this state, even if a memory write signal is sent from the central processing unit l to the memory block 3, the memory unit 4
No write signal is sent to.
即ち、メモリ部4に対するメモリ書込みは禁止され、メ
モリ部4に既に記憶されているDMA転送データは、以
後、メモリ書込みによって破壊されることのない保護状
態に置かれる。That is, memory writing to the memory unit 4 is prohibited, and the DMA transfer data already stored in the memory unit 4 is placed in a protected state that will not be destroyed by memory writing from now on.
中央処理装置1において前記メモリ・ブロック3対して
新たに書込みを行なう必要が生じた場合は、該中央処理
装置1はデータ保護解除信号送出手段6より主記憶装置
2に対してデータ保護解除信号を送出する。主記憶装置
2のメモリ・ブロック3のデータ保護解除手段9は該デ
ータ保護解除信号を受信するとDMA転送記憶手段7と
データ保護設定手段8に信号を送りDMA転送記憶部7
の記憶情報を消去し、データ保護設定手段8の保護設定
を解除せしめる。これによってデータ保護設定手段8に
おけるデータ保護の設定は解除され、中央処理装置1よ
りメモリ書込み信号が送られてきた場合には該メモリ書
込み信号はデータ保護設定手段8を通過してメモリ部4
に送られ、メモリ部4は次いで送られてくるデータを書
込んで記憶する。When it becomes necessary for the central processing unit 1 to newly write to the memory block 3, the central processing unit 1 sends a data protection cancellation signal to the main storage device 2 from the data protection cancellation signal sending means 6. Send. When the data protection release means 9 of the memory block 3 of the main storage device 2 receives the data protection release signal, it sends a signal to the DMA transfer storage means 7 and the data protection setting means 8.
The stored information is erased, and the protection setting of the data protection setting means 8 is canceled. As a result, the data protection setting in the data protection setting means 8 is canceled, and when a memory write signal is sent from the central processing unit 1, the memory write signal passes through the data protection setting means 8 and is sent to the memory unit 4.
The data is sent to the memory unit 4, and the memory section 4 writes and stores the data that is then sent.
前記データ保護解除信号はメモリ書込みを行なう正規の
プログラムと組合せてソフト的な手段によって送出する
ように作られる。このような手段を用いれば、プログラ
ムの暴走時などに発生したメモリ書込み信号とともにデ
ータ保護解除信号が送出されることがないようにできる
ため、ハード的手段によるデータ保護設定手段と組み合
わせることによってDMA転送データが確実に保護さ.
れる。The data protection release signal is created to be sent by software means in combination with a regular program for memory writing. By using such means, it is possible to prevent a data protection release signal from being sent together with a memory write signal that occurs when a program runs out of control, so by combining it with data protection setting means using hardware means, DMA transfer Ensure your data is protected.
It will be done.
上記の如く、本発明によればDMA転送により転送され
たデータは中央処理装置よりデータ保護解除信号を送出
するまで保護され、この間にプログラムの暴走などが生
じても破壊されることはない。As described above, according to the present invention, data transferred by DMA transfer is protected until the central processing unit sends a data protection release signal, and even if a program goes out of control during this time, it will not be destroyed.
〔実施例] 第2図は本発明の一実施例の構成図である。〔Example] FIG. 2 is a block diagram of an embodiment of the present invention.
図中、第1図と同じものは同一記号を用い、12はDM
A転送完了信号送出部、l3はデータ保護解除信号送出
部、14は主記憶装置2に設けられ中央処理装置1より
送られるアドレス信号を受信し、アドレス情報から書込
みを行なうメモリ・ブロックを選択するデコーダ、15
,16.17はそれぞれメモリ・ブロック3内の論理積
(AND)回路(AND.,ANDt ,AND2 )
、18.19はそれぞれフリップ・フロップ回路(FF
+.FFz)である。In the figure, the same symbols as in Figure 1 are used, and 12 is DM.
14 is provided in the main storage device 2 and receives an address signal sent from the central processing unit 1, and selects a memory block to be written from the address information. decoder, 15
, 16.17 are AND circuits (AND., ANDt, AND2) in memory block 3, respectively.
, 18 and 19 are flip-flop circuits (FF
+. FFz).
第2図においてDMA転送を行なう場合、中央処理装置
1より転送データを記憶すべきメモリのアドレスを指定
するアドレス信号が送られる。該アドレス信号は主記憶
装置2内のデコーダ14において内容が読み取られ、書
込みを行なうメモリ・ブロックが選択される。例えばメ
モリ・フロック■が選択された場合、前記デコーダの出
力端子Iに出力としてメモリ・ブロック選択信号が送出
される。第2図のメモリ゛・ブロック3は複数のメモリ
・ブロックの一つである上記メモリ・ブロックlを示し
ている。前記のメモリ・ブロック選択信号はメモリ・ブ
ロック選択信号線を通してメモJ・ブロック3を動作せ
しめるとともに、メモリ・ブロック3のAND回路15
の一つの入力端子に入力される。また中央処理装置1か
らはDMA転送の開始時にDMA転送要求信号が送られ
、同じ<AND回路15の他の入力端子に入力されるの
で、該AND回路15は出力を送出する。該出力はフリ
ップ・フロップ回路18のS端子に入力され、該フリッ
プ・フロツプ回路18はセット状態となる。該フリップ
・フロップ回路18のセット状態はメモリ・ブロック3
に対してDMA転送が行なわれたことを記憶するもので
あり、記憶情報はQ端子より出力,される。When performing DMA transfer in FIG. 2, the central processing unit 1 sends an address signal specifying the address of the memory where the transfer data is to be stored. The content of the address signal is read by a decoder 14 in the main memory device 2, and a memory block to be written is selected. For example, when memory block (2) is selected, a memory block selection signal is sent as an output to output terminal I of the decoder. Memory block 3 in FIG. 2 shows the memory block 1, which is one of a plurality of memory blocks. The memory block selection signal operates the memory block 3 through the memory block selection signal line, and also operates the AND circuit 15 of the memory block 3.
is input to one input terminal of Further, a DMA transfer request signal is sent from the central processing unit 1 at the start of DMA transfer, and is input to the other input terminal of the same <AND circuit 15, so the AND circuit 15 sends out an output. The output is input to the S terminal of the flip-flop circuit 18, and the flip-flop circuit 18 is placed in a set state. The set state of the flip-flop circuit 18 is the memory block 3.
This is to store information that DMA transfer has been performed on the Q terminal, and the stored information is output from the Q terminal.
この状態において、図示省略されている人出力装置より
共通バスを通して主記憶装置にDMA転送によりデータ
が転送され、メモリ・ブロック3のメモリ部4に記憶さ
れる。DMA転送が終了すると図示省略された入出力制
御装置より中央処理装置1にDMA転送の完了が報告さ
れるので、中央処理装置1はDMA転送完了信号送出部
12より主記憶装置2に対してDMA転送完了信号を送
る。該D M A転送完了信号はメモリ・ブロック3の
AND回路16の一つの入力端子に入力される。In this state, data is transferred by DMA transfer from the human output device (not shown) to the main storage device through the common bus, and is stored in the memory section 4 of the memory block 3. When the DMA transfer is completed, the input/output control device (not shown) reports the completion of the DMA transfer to the central processing unit 1, so the central processing unit 1 transmits the DMA transfer to the main storage device 2 from the DMA transfer completion signal sending unit 12. Sends a transfer completion signal. The DMA transfer completion signal is input to one input terminal of the AND circuit 16 of the memory block 3.
該AND回路16のもう一つの入力端子には前記フリッ
プ・フロップ回路l8のQ端子の出力が入力されている
が、該フリップ・フロップ回路l8は前記の如くセット
状態にあってQ端子に出力が送出されているため、該A
ND回路l6は出力信号を送出する。該出力信号はフリ
ップ・フロップ回路19のS端子に人力され、フリップ
・フロップ回路19はセットされてQ端子に出力信号が
送出される。該出力信号は更にAND回路17の一つの
入力端子に入力されるが、該入力端子にはレ・ベル反転
回路が設けられ、入力信号のレベルが反転されるため、
フリップ・フロップ回路19がセット状態のときはAN
D回路l7の前記入力端子より信号は入力されないこと
となる。従って、この状態において該AND回路l7の
他の入力端子に中央処理装置lよりのメモリ書込み信号
が入力されても、該AND回路17よりメモリ部4に対
して出力として書込み信号は送出されない。即ち、フリ
ップ・フロップ回路19のセットはメモリ部4に対する
書込みの禁止を意味し、メモリ部4に記憶されたDMA
転送によるデータは保護された状態となる。The output of the Q terminal of the flip-flop circuit l8 is input to the other input terminal of the AND circuit 16, but the flip-flop circuit l8 is in the set state as described above, and the output is not output to the Q terminal. Since it has been sent, applicable A
ND circuit l6 sends out an output signal. The output signal is input to the S terminal of the flip-flop circuit 19, and the flip-flop circuit 19 is set and the output signal is sent to the Q terminal. The output signal is further input to one input terminal of the AND circuit 17, and this input terminal is provided with a level inversion circuit to invert the level of the input signal.
AN when the flip-flop circuit 19 is in the set state
No signal is input from the input terminal of the D circuit 17. Therefore, in this state, even if a memory write signal from the central processing unit 1 is input to the other input terminal of the AND circuit 17, the write signal is not sent out from the AND circuit 17 to the memory section 4 as an output. That is, the setting of the flip-flop circuit 19 means that writing to the memory section 4 is prohibited, and the DMA stored in the memory section 4 is
Data transferred is protected.
次に中央処理装置lがDMA転送によりデータが記憶さ
れているメモリ・ブロック3に新たなデータを書き込む
必要が生じると、中央処理装置1はデータ保護解除信号
送出部13よりは主記憶装置を介してメモリ・ブロック
3に対してデータ保護解除信号を送る。該データ保護解
除信号はメモリ・ブロック3のフリップ・フロップ回路
l8及び19のリセット信号の入力端子であるR端子に
入力されるため、フリップ・フロップ回路18及び19
の両回路ともリセットされる。即ち、DMA転送の記憶
情報の消去とデータ保護の設定解除が行なわれる。この
ため、次いで中央処理装置1より送られるメモリ書込み
信号がAND回路l7に入力されると、該AND回路1
7は出力として書込み信号をメモリ部4に送出し、メモ
リ部4は書込み可能状態となり、共通バスを通して送ら
れるデータを記憶する。これによって、先にDMA転送
によって記憶されていたデータは失われる。Next, when it becomes necessary for the central processing unit 1 to write new data to the memory block 3 in which data is stored by DMA transfer, the central processing unit 1 writes the new data to the memory block 3 in which the data is stored by DMA transfer. and sends a data protection release signal to memory block 3. Since the data protection release signal is input to the R terminal which is the reset signal input terminal of the flip-flop circuits l8 and 19 of the memory block 3, the flip-flop circuits 18 and 19
Both circuits are reset. That is, the storage information of the DMA transfer is erased and the data protection setting is canceled. Therefore, when the memory write signal sent from the central processing unit 1 is input to the AND circuit 17, the AND circuit 1
7 sends a write signal to the memory section 4 as an output, and the memory section 4 becomes write-enabled and stores the data sent through the common bus. As a result, data previously stored by DMA transfer is lost.
上記におけるデータ保護解除信号はメモリ書込みを行う
プログラムと組合せ、ソフト的手段で送出されるため、
プログラムが暴走したような場合には送出されることが
なく、DMA転送データはプログラムの暴走があっても
保護される。従って、中央処理装置1において再開処理
を行う際に、前記DMA転送データをそのまま使用する
ことができる。The data protection release signal mentioned above is sent by software means in combination with a program that writes to memory.
If the program goes out of control, it will not be sent, and the DMA transfer data will be protected even if the program goes out of control. Therefore, when the central processing unit 1 performs restart processing, the DMA transfer data can be used as is.
以上説明したように、本発明によればDMA転送により
主記憶装置に記憶されたデータは、DMA転送の完了時
点より保護され、新たにデータ保護解除信号を送らない
限り、DMA転送データが記憶されたメモリ・ブロック
に対する書込みは行なわれないため、プログラムの暴走
などがあっても記憶データが破壊されることがない。こ
のため、プログラム暴走後のシステム再開処理において
記憶されているDMA転送データをそのまま使用しても
システム再開に失敗する可能性が少なく、かかる処理シ
ステムの信頼性の向上と効率化に資するところが大きい
。As explained above, according to the present invention, data stored in the main storage device by DMA transfer is protected from the time the DMA transfer is completed, and the DMA transfer data is not stored unless a new data protection release signal is sent. Since no writing is performed to the stored memory block, stored data will not be destroyed even if the program runs out of control. Therefore, even if the stored DMA transfer data is used as is in system restart processing after a program runaway, there is little possibility that system restart will fail, which greatly contributes to improving the reliability and efficiency of such a processing system.
第1図は本発明の原理説明図、第2図は本発明の実施例
構成図、第3図はダイレクト・メモリ・アクセス方式構
成図、第4図は従来方式の構成図である。
図中、
1 −・一〜−−−−・−・−・一・一 中央処理装置
2 −−−−−−−−−−−−−−一・一 主記憶装置
3 ・・−・−・一一一・−・メモリ・ブロック4−−
−−−・−−−−−〜−・・−・メモリ部5 −−−
−−−−−−・−・−・・−・・DMA転送完了信号送
出手段6 −−−−−−−− データ保護解除信
号送出手段7 −・−DMA転送記憶手段
8−−−−−−・・データ保護設定手段9−・−・−・
−・・−・・データ保護解除手段lO ・−・−・・−
・・・−・−・−・・入出力制御装置1 1 −−−
−−−−・・・・一・・・一 人出力装置12−・−・
・−・・−・−・DMA転送完了信号送出部1 3−−
−−−・−・−・−・−・一・−データ保護解除信号送
出部1 5〜1
18. 1
である。
−・・・・・−デコーダ
・−・AND回路
・− フリップ・フロノブ回路
本発明の原理説明図
ダイレクト・メモ1ルアクセス方式構5第
図
ρ
ム
第
図FIG. 1 is a diagram illustrating the principle of the present invention, FIG. 2 is a configuration diagram of an embodiment of the invention, FIG. 3 is a configuration diagram of a direct memory access system, and FIG. 4 is a configuration diagram of a conventional system. In the figure, 1 -・1~−---−・−・−・1・1 Central processing unit 2 −−−−−−−−−−−−−−1・1 Main storage device 3 ・・−・−・111・−・Memory block 4−−
−−−・−−−−−〜−・・−・Memory section 5 −−−
-------・----・-- DMA transfer completion signal sending means 6 --------- Data protection release signal sending means 7 --- DMA transfer storage means 8 --- ---Data protection setting means 9-----
−・・−・Data protection release means lO ・−・−・・−
・・・−・−・−・・Input/output control device 1 1 −−−
−−−−・・One person output device 12−・−・
・-・・-・-・DMA transfer completion signal sending unit 1 3--
---・-・−・−・−・1・− Data protection release signal sending unit 1 5 to 1 18. It is 1. --- Decoder --- AND circuit --- Flip Flow knob circuit Explanation of the principle of the present invention Direct memory access system structure Figure 5 Figure ρ Figure
Claims (1)
置(10)及び入出力装置(11)からなり、主記憶装
置と入出力装置との間においてダイレクト・メモリ・ア
クセスによるデータ転送を行なうシステムにおいて、 前記中央処理装置(1)内に、 入出力装置(11)より主記憶装置(2)に対するダイ
レクト・メモリ・アクセスによるデータ転送の完了時に
ダイレクト・メモリ・アクセス転送完了信号を該主記憶
装置(2)に送出するダイレクト・メモリ・アクセス転
送完了信号送出手段(5)と、主記憶装置(2)におい
てダイレクト・メモリ・アクセスにより転送されたデー
タが保護状態にあるときにデータ保護を解除せしめるデ
ータ保護解除信号を送出するデータ保護解除信号送出手
段(6)、前記主記憶装置(2)内の複数のメモリ・ブ
ロックのそれぞれに、 ダイレクト・メモリ・アクセスによるデータ転送開始時
に中央処理装置(1)より送られるダイレクト・メモリ
・アクセス転送要求信号とアドレス信号を受信して該ア
ドレス信号により選択されるメモリ・ブロック(3)に
ダイレクト・メモリ・アクセスによるデータ転送が行わ
れたことを記憶するダイレクト・メモリ・アクセス転送
記憶手段(7)と、該ダイレクト・メモリ・アクセス転
送記憶手段(7)にダイレクト・メモリ・アクセスによ
るデータ転送が行われたことが記憶されているときに中
央処理装置(1)より前記ダイレクト・メモリ・アクセ
ス転送完了信号を受信した場合に前記メモリ・ブロック
(3)内のメモリ部(4)に対する書込みを禁止せしめ
るデータ保護設定手段(8)と、 中央処理装置(1)よりデータ保護解除信号を受信した
ときに、前記ダイレクト・メモリ・アクセス転送記憶手
段(7)の記憶情報を消去し、かつ前記データ保護設定
手段(8)の保護設定を解除せしめてメモリ部(4)に
対するメモリ書込みの禁止を解除せしめるデータ保護解
除手段(9)を備え、 ダイレクト・メモリ・アクセスによるデータ転送の完了
から中央処理装置がデータ保護解除信号を送出するまで
の間、ダイレクト・メモリ・アクセスによる転送データ
を保護することを特徴とする転送データ保護方式。[Claims] Consisting of a central processing unit (1), a main storage device (2), an input/output control device (10), and an input/output device (11), direct communication between the main storage device and the input/output device is provided. In a system that performs data transfer by memory access, the central processing unit (1) includes a direct memory access controller (1) when data transfer from the input/output device (11) to the main storage device (2) by direct memory access is completed. Direct memory access transfer completion signal sending means (5) that sends an access transfer completion signal to the main storage device (2), and data transferred by direct memory access in the main storage device (2) is in a protected state. data protection release signal sending means (6) for sending a data protection release signal to release the data protection when the data protection is in the main storage device (2); Receives the direct memory access transfer request signal and address signal sent from the central processing unit (1) at the start of data transfer, and transfers data by direct memory access to the memory block (3) selected by the address signal. Direct memory access transfer storage means (7) stores information that data transfer has been performed, and direct memory access transfer storage means (7) stores information that data transfer has been performed by direct memory access. data protection setting means (8) for inhibiting writing to the memory section (4) in the memory block (3) when the direct memory access transfer completion signal is received from the central processing unit (1) while ), upon receiving a data protection cancellation signal from the central processing unit (1), erase the stored information in the direct memory access transfer storage means (7), and protect the data protection setting means (8); A data protection release means (9) is provided to release the setting and remove the prohibition of memory writing to the memory unit (4), and the central processing unit sends a data protection release signal upon completion of data transfer by direct memory access. A transfer data protection method is characterized in that data transferred by direct memory access is protected until then.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1055409A JPH02234249A (en) | 1989-03-08 | 1989-03-08 | Transfer data protection system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1055409A JPH02234249A (en) | 1989-03-08 | 1989-03-08 | Transfer data protection system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02234249A true JPH02234249A (en) | 1990-09-17 |
Family
ID=12997757
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1055409A Pending JPH02234249A (en) | 1989-03-08 | 1989-03-08 | Transfer data protection system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02234249A (en) |
-
1989
- 1989-03-08 JP JP1055409A patent/JPH02234249A/en active Pending
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