JPH02232991A - Ｉｃの実装方法 - Google Patents
Ｉｃの実装方法Info
- Publication number
- JPH02232991A JPH02232991A JP1054031A JP5403189A JPH02232991A JP H02232991 A JPH02232991 A JP H02232991A JP 1054031 A JP1054031 A JP 1054031A JP 5403189 A JP5403189 A JP 5403189A JP H02232991 A JPH02232991 A JP H02232991A
- Authority
- JP
- Japan
- Prior art keywords
- leads
- lead
- electrode
- solder
- electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000002184 metal Substances 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims description 4
- 229910000679 solder Inorganic materials 0.000 abstract description 38
- 238000000034 method Methods 0.000 abstract description 18
- 239000006071 cream Substances 0.000 abstract description 17
- 238000005304 joining Methods 0.000 abstract description 7
- 238000003698 laser cutting Methods 0.000 abstract description 7
- 238000007650 screen-printing Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009434 installation Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＩＣを基板に実装する方法に関するものである
． 従来の技術 従来、回路基板に！Ｃ等の電子部品を実装する方法は、
第４図及び第５図に示すように、回路基板２ｌに形成さ
れた電極２２上にクリーム半田を印刷法等によって塗布
しておき、この回路基板２ｌ上に、リード２４が前記電
極２２上に当接するようにＩＣ２３を装着し、各電子部
品の装着を完了した後回路基板２１をリフロー炉に挿入
し、クリーム半田をリフローさせ、電極２２とリード２
４を半田２５にて接合している． 発明が解決しようとする課題 しかし、近年はＩＣの高集積化が飛躍的に進んでおり、
それに伴ってリード本数も数１０本から数１００本のも
のが現れるに至っている。このリード本数の増加に対応
してリード、の狭ピッチ化が進んでおり、それに伴って
リードの形成方法がプレス成形からエッチング形成に変
わり、リードの厚みが０．１ｍｍ以下の薄いものどなっ
て来ている． そのため、リードの剛性が極めて小さく、リードの曲が
りが発生し易いために、第６図（ａ）に示すように、一
部のり一ド２４にΔｈの浮き上がりを生じることがあり
、その場合上記のような実装方法では、リード２４がク
リーム半田と十分に接触せず、半田２５にて適正に接合
が行われなかったり、一応接合されてもその接合強度が
弱く、接合の信鎖性が乏しいという問題があった。
． 従来の技術 従来、回路基板に！Ｃ等の電子部品を実装する方法は、
第４図及び第５図に示すように、回路基板２ｌに形成さ
れた電極２２上にクリーム半田を印刷法等によって塗布
しておき、この回路基板２ｌ上に、リード２４が前記電
極２２上に当接するようにＩＣ２３を装着し、各電子部
品の装着を完了した後回路基板２１をリフロー炉に挿入
し、クリーム半田をリフローさせ、電極２２とリード２
４を半田２５にて接合している． 発明が解決しようとする課題 しかし、近年はＩＣの高集積化が飛躍的に進んでおり、
それに伴ってリード本数も数１０本から数１００本のも
のが現れるに至っている。このリード本数の増加に対応
してリード、の狭ピッチ化が進んでおり、それに伴って
リードの形成方法がプレス成形からエッチング形成に変
わり、リードの厚みが０．１ｍｍ以下の薄いものどなっ
て来ている． そのため、リードの剛性が極めて小さく、リードの曲が
りが発生し易いために、第６図（ａ）に示すように、一
部のり一ド２４にΔｈの浮き上がりを生じることがあり
、その場合上記のような実装方法では、リード２４がク
リーム半田と十分に接触せず、半田２５にて適正に接合
が行われなかったり、一応接合されてもその接合強度が
弱く、接合の信鎖性が乏しいという問題があった。
このような問題を解消するために、クリーム半田を厚く
塗布することが考えられるが、リード２４及び電極２２
が狭ピッチで形成されているので、第６図（ｂ）に示す
ように、隣接する電極２２、２２間及びリード２４、２
４間で半田２５による短絡が発生するという問題がある
． また、ＩＣ２３を回路基板２１に対して装着する際の位
置精度に限界があるため、リードピッチの狭ピッチ化は
０．５ｍｍピッチ程度が限界であり、ＩＣをさらに高集
積化しかつ小型化することは上記実装方法では不可能で
あるという問題もある。
塗布することが考えられるが、リード２４及び電極２２
が狭ピッチで形成されているので、第６図（ｂ）に示す
ように、隣接する電極２２、２２間及びリード２４、２
４間で半田２５による短絡が発生するという問題がある
． また、ＩＣ２３を回路基板２１に対して装着する際の位
置精度に限界があるため、リードピッチの狭ピッチ化は
０．５ｍｍピッチ程度が限界であり、ＩＣをさらに高集
積化しかつ小型化することは上記実装方法では不可能で
あるという問題もある。
更に、ＩＣ２３のリード形状として、第６図に示すよう
に本体の側面から下方に延出してその下端から水平に接
合部を延出したガルウィングタイブリード２４の外に、
第７図に示すように、本体の側面から下方に延出してそ
の下端を電極との接合部とするバットリード２６がある
。このバットリード２６によると、回路基板２１とＩＣ
２３の熱膨張差による応力をリード２６の変形にて容易
に吸収できるという特長を有している．しかし、このバ
ットリード２６の場合にはリード先端が位置認識し難く
、かつ先端位置のぱらつきがΔｈのように大きいために
、半田２５の厚みｔを厚くしないと、接合を適正に行う
ことができないという問題があり、厚くすると隣接する
りード２２、２２間が半田２５にて短絡するという問題
があった本発明は上記従来の問題点に鑑み、リードピッ
チが狭《でも、バットリードであっても電極とリードを
確実にかつ適正に接合して実装できるＩＣの実装方法を
提供することを目的とする。
に本体の側面から下方に延出してその下端から水平に接
合部を延出したガルウィングタイブリード２４の外に、
第７図に示すように、本体の側面から下方に延出してそ
の下端を電極との接合部とするバットリード２６がある
。このバットリード２６によると、回路基板２１とＩＣ
２３の熱膨張差による応力をリード２６の変形にて容易
に吸収できるという特長を有している．しかし、このバ
ットリード２６の場合にはリード先端が位置認識し難く
、かつ先端位置のぱらつきがΔｈのように大きいために
、半田２５の厚みｔを厚くしないと、接合を適正に行う
ことができないという問題があり、厚くすると隣接する
りード２２、２２間が半田２５にて短絡するという問題
があった本発明は上記従来の問題点に鑑み、リードピッ
チが狭《でも、バットリードであっても電極とリードを
確実にかつ適正に接合して実装できるＩＣの実装方法を
提供することを目的とする。
課題を解決するための手段
本発明は上記目的を達成するために、基板の電極上にＩ
Ｃのリードを配置して互いに接合し、各リード間におい
て接合金属、電極又はその両者をレーザ光線にてカッテ
ィングし、各リード間及び電極間を分離することを特徴
とする。
Ｃのリードを配置して互いに接合し、各リード間におい
て接合金属、電極又はその両者をレーザ光線にてカッテ
ィングし、各リード間及び電極間を分離することを特徴
とする。
前記基板の電極は、各リードに対応するように分離せず
に形成してもよい． 作 用 本発明によると、狭ピッチのガルウィングタイプリード
やバットリードであっても、クリーム半田を厚く繁布す
る等の手段によってリードと電極を確実に接合しておき
、その後リード間の接合金属、電極又はその両者をレー
ザ光線にてカッティングすることによって、それらの間
での短絡を防止し、適正な接合状態を確保することがで
きる。
に形成してもよい． 作 用 本発明によると、狭ピッチのガルウィングタイプリード
やバットリードであっても、クリーム半田を厚く繁布す
る等の手段によってリードと電極を確実に接合しておき
、その後リード間の接合金属、電極又はその両者をレー
ザ光線にてカッティングすることによって、それらの間
での短絡を防止し、適正な接合状態を確保することがで
きる。
又、ＩＣの装着位置精度が多少悪くても接合不良を生じ
ず、クリーム半田を用いる場合にその塗布精度も高くす
る必要がないため塗布能率を高めることができる． また、基板の電極を各リードと１本づつ対応するように
分離して形成せずに、リード接合後にリード゜間をレー
ザカッティングして分離するようにすると、ＩＣの装着
時に各リードと電極が合致するようにＩＣを装着しなく
ても良く、従って■ｃの装着精度が低くてもよいため高
速装着が可能となり、またリードに合わせて対応する電
極を分離形成するので、０．５ｍｍ以下の狭ピッチのリ
ードを有するＩＣの実装も可能となる。
ず、クリーム半田を用いる場合にその塗布精度も高くす
る必要がないため塗布能率を高めることができる． また、基板の電極を各リードと１本づつ対応するように
分離して形成せずに、リード接合後にリード゜間をレー
ザカッティングして分離するようにすると、ＩＣの装着
時に各リードと電極が合致するようにＩＣを装着しなく
ても良く、従って■ｃの装着精度が低くてもよいため高
速装着が可能となり、またリードに合わせて対応する電
極を分離形成するので、０．５ｍｍ以下の狭ピッチのリ
ードを有するＩＣの実装も可能となる。
実施例
以下、本発明の一実施例を第１図〜第３図に基づいて説
明する． 第１図はＩＣのリードを回路基板の電極に半田にて接合
した後、リード間をレーザカッティングして分離するレ
ーザカッティング工程を示している．第１図において、
１は、ＩＣ２を実装すべき回路基板であり、Ｘ−Ｙ方向
に位置決め可能なＸ−Ｙテーブル（図示せず）上に固定
されている。
明する． 第１図はＩＣのリードを回路基板の電極に半田にて接合
した後、リード間をレーザカッティングして分離するレ
ーザカッティング工程を示している．第１図において、
１は、ＩＣ２を実装すべき回路基板であり、Ｘ−Ｙ方向
に位置決め可能なＸ−Ｙテーブル（図示せず）上に固定
されている。
３は、Ｘ−Ｙテーブルの上方の所定位置に設置されたレ
ーザ光源であり、ＹＡＧレーザが用いられている．４は
、レーザ光源３がら出力されたレーザ光線５を回路基板
１の電極位置に集光させる光学系である．６は、光学系
４の光軸上に４５゜の傾斜角で配置されたハーフミラー
で、その側方にリード位置を計測する認識カメラ７が配
設されている。回路基板１のレーザ光線照射位置の上方
の両側には強力な吸引千段８が配設されている。
ーザ光源であり、ＹＡＧレーザが用いられている．４は
、レーザ光源３がら出力されたレーザ光線５を回路基板
１の電極位置に集光させる光学系である．６は、光学系
４の光軸上に４５゜の傾斜角で配置されたハーフミラー
で、その側方にリード位置を計測する認識カメラ７が配
設されている。回路基板１のレーザ光線照射位置の上方
の両側には強力な吸引千段８が配設されている。
前記ＩＣ２の四周からは、バットリード・タイプの多数
のリード１２（図には、簡略にするため５本だけ表示し
ている。）が突設されており、回路基板１のＩＣ２の装
着位置には、これらリード１２の下端を接合する電極１
１が形成され、これらリード１２と電極１１が半田１３
にて接合されている．この電極１ｌは、第２図に示すよ
うに、各リード１２毎に分離しては形成されていす、Ｉ
Ｃ２の各辺のリード１２群にそれぞれ対応して長く形成
されている． 次に、第１図に示すように回路基板１の電極１１にＩＣ
２のリード１２を接合した状態とし、さらにレーザカッ
ティングを行うことによって回路基板ｌに対するＩＣ２
の実装を完了するまでの工程を第３図に基づいて説明す
る． まず、回路基板ｌの電極１１上にスクリーン印刷にてク
リーム半田を塗布する．このとき、リード１２の先端の
位置精度が悪くても確実にリード１２の先端部がクリー
ム半田の中に侵入するように厚《塗布する．このクリー
ム半田の塗布は、概ね各リードｌ２毎の位置に対応する
ように塗布するのが好ましいが、電極１ｌの全面に一様
に塗布してもよい．また、クリーム半田の塗布は、スク
リーン印刷に限らず、ディスベンサにて塗布することも
できる． 次に、この回路基板１を周知の部品装着装置にセットし
て他のチップ部品とともにＩＣ２を回路基板ｌの所定位
置に装着する．この装着時に、ＩＣ２の各リードｌ２を
それぞれに対応する電極に正確に位置決めして装着する
必要はなく、各辺のリード１２群に対応する電極１２上
に位置させればよく、リードｌ２のピッチが狭くても装
着時の位置精度が厳しくないので、高速での装着が可能
である。
のリード１２（図には、簡略にするため５本だけ表示し
ている。）が突設されており、回路基板１のＩＣ２の装
着位置には、これらリード１２の下端を接合する電極１
１が形成され、これらリード１２と電極１１が半田１３
にて接合されている．この電極１ｌは、第２図に示すよ
うに、各リード１２毎に分離しては形成されていす、Ｉ
Ｃ２の各辺のリード１２群にそれぞれ対応して長く形成
されている． 次に、第１図に示すように回路基板１の電極１１にＩＣ
２のリード１２を接合した状態とし、さらにレーザカッ
ティングを行うことによって回路基板ｌに対するＩＣ２
の実装を完了するまでの工程を第３図に基づいて説明す
る． まず、回路基板ｌの電極１１上にスクリーン印刷にてク
リーム半田を塗布する．このとき、リード１２の先端の
位置精度が悪くても確実にリード１２の先端部がクリー
ム半田の中に侵入するように厚《塗布する．このクリー
ム半田の塗布は、概ね各リードｌ２毎の位置に対応する
ように塗布するのが好ましいが、電極１ｌの全面に一様
に塗布してもよい．また、クリーム半田の塗布は、スク
リーン印刷に限らず、ディスベンサにて塗布することも
できる． 次に、この回路基板１を周知の部品装着装置にセットし
て他のチップ部品とともにＩＣ２を回路基板ｌの所定位
置に装着する．この装着時に、ＩＣ２の各リードｌ２を
それぞれに対応する電極に正確に位置決めして装着する
必要はなく、各辺のリード１２群に対応する電極１２上
に位置させればよく、リードｌ２のピッチが狭くても装
着時の位置精度が厳しくないので、高速での装着が可能
である。
その後、回路基板１を周知のりフロー炉に挿入して前記
クリーム半田をリフローし、第１図に示すように回路基
板１の電極１１とＩＣ２のリードｌ２を半田１３にて接
合する。
クリーム半田をリフローし、第１図に示すように回路基
板１の電極１１とＩＣ２のリードｌ２を半田１３にて接
合する。
この状態では、回路基板Ｉの電極ｌ１は各リードｌ２毎
に分離されていず、また各リード１２同士も半田ｌ３に
て短絡しているものが多い．そこで、次に回路基板ｌを
第１図に示すレーザカッティング装置の図示しないＸ−
Ｙテーブル上にセットし、認識カメラ７にてＩＣ２の各
リード１２の位置を計測しながら、Ｘ−Ｙテーブルを移
動させてレーザ光５にて各リード１２、１２間の半田１
３及び電極１１をカッティングし、リード１２間の半田
ｌ３による短絡を切り離すとともに、電極１ｌを各リー
ド１２毎に分離させる．この時、半田１３がレーザ光５
の高エネルギーにより急激に蒸散する際に溶融半田の一
部がボール杖になって飛散するため、吸引手段８にて強
力に吸引し、回路基板１の他の箇所に付着しないように
する．こうして、ＩＣ２の全てのり一ド１２について半
田１３による短絡の切り離しと電極ｌ１の分離が終了す
石と、分離が完全に成されたか否かの電気検査を行い、
不完全な箇所があればその箇所のレーザカッティングを
再度行った後、電気検査を行い、完全に分離されたこと
を確認すると実装が完了する． 本発明は、上記実施例に限らず、種々に変更して実施す
ることができる．例えば、上記実施例では、バットタイ
プのリードを有するＩＣの例を示したが、ガルウィング
タイプのリードを有するｆＣの実装にも適用でき、また
上記実施例では電極形成時にＩＣの各辺のリード群に対
応する長い電極を形成した例を示したが、各リード毎に
分離した電極を予め形成しても良いことは言うまでもな
い．又、ＩＣのリードを回路基板の電極に接合する方法
として、電極上に予め塗布したクリーム半田を用いて半
田接合する例を示したが、ＩＣを回路基板に装着した後
溶融半田等の接合金属にて電極とリードを接合する等、
他の接合方法を用いた場合にも本発明方法を適用できる
ことは明らかである．更に、上記実施例では、レーザ光
源３を固定設置して回路基板ｌをＸ−Ｙ方向に移動させ
るようにしたが、逆にレーザ光源３を移動させても良い
． 発明の効果 本発明のＩＣの実装方法によれば、狭ピッチのガルウィ
ングタイプのリードやバットタイプのリードであっても
、クリーム半田を厚く塗布する等の手段によってリード
と電極を確実に接合しておき、その後リード間の接合金
属、電極又はその両者をレーザ光線に．てカッティング
することによって、それらの間での短絡を防止し、適正
な接合状態を確保することができ、又ＩＣの装着位置精
度が多少悪くても接合不良を生じず、かつクリーム半田
を用いる場合その塗布精度も高くする泌要がないため塗
布能率を高めることができる等の効果を発揮する。
に分離されていず、また各リード１２同士も半田ｌ３に
て短絡しているものが多い．そこで、次に回路基板ｌを
第１図に示すレーザカッティング装置の図示しないＸ−
Ｙテーブル上にセットし、認識カメラ７にてＩＣ２の各
リード１２の位置を計測しながら、Ｘ−Ｙテーブルを移
動させてレーザ光５にて各リード１２、１２間の半田１
３及び電極１１をカッティングし、リード１２間の半田
ｌ３による短絡を切り離すとともに、電極１ｌを各リー
ド１２毎に分離させる．この時、半田１３がレーザ光５
の高エネルギーにより急激に蒸散する際に溶融半田の一
部がボール杖になって飛散するため、吸引手段８にて強
力に吸引し、回路基板１の他の箇所に付着しないように
する．こうして、ＩＣ２の全てのり一ド１２について半
田１３による短絡の切り離しと電極ｌ１の分離が終了す
石と、分離が完全に成されたか否かの電気検査を行い、
不完全な箇所があればその箇所のレーザカッティングを
再度行った後、電気検査を行い、完全に分離されたこと
を確認すると実装が完了する． 本発明は、上記実施例に限らず、種々に変更して実施す
ることができる．例えば、上記実施例では、バットタイ
プのリードを有するＩＣの例を示したが、ガルウィング
タイプのリードを有するｆＣの実装にも適用でき、また
上記実施例では電極形成時にＩＣの各辺のリード群に対
応する長い電極を形成した例を示したが、各リード毎に
分離した電極を予め形成しても良いことは言うまでもな
い．又、ＩＣのリードを回路基板の電極に接合する方法
として、電極上に予め塗布したクリーム半田を用いて半
田接合する例を示したが、ＩＣを回路基板に装着した後
溶融半田等の接合金属にて電極とリードを接合する等、
他の接合方法を用いた場合にも本発明方法を適用できる
ことは明らかである．更に、上記実施例では、レーザ光
源３を固定設置して回路基板ｌをＸ−Ｙ方向に移動させ
るようにしたが、逆にレーザ光源３を移動させても良い
． 発明の効果 本発明のＩＣの実装方法によれば、狭ピッチのガルウィ
ングタイプのリードやバットタイプのリードであっても
、クリーム半田を厚く塗布する等の手段によってリード
と電極を確実に接合しておき、その後リード間の接合金
属、電極又はその両者をレーザ光線に．てカッティング
することによって、それらの間での短絡を防止し、適正
な接合状態を確保することができ、又ＩＣの装着位置精
度が多少悪くても接合不良を生じず、かつクリーム半田
を用いる場合その塗布精度も高くする泌要がないため塗
布能率を高めることができる等の効果を発揮する。
また、基板の電極を各リードと１本づつ対応するように
分離して形成せずに、リード接合後にリード間をレーザ
カッティングして分離するようにすると、各リードとそ
れに対応した電極が合致するようにＩＣを装着しなくて
も良く、ＩＣの装着精度が低くてもよいため高速装着が
可能となり、また現状では実装不可能な狭ピンチのリー
ドを有するＩＣの実装も可能となる等、大なる効果を発
揮する。
分離して形成せずに、リード接合後にリード間をレーザ
カッティングして分離するようにすると、各リードとそ
れに対応した電極が合致するようにＩＣを装着しなくて
も良く、ＩＣの装着精度が低くてもよいため高速装着が
可能となり、また現状では実装不可能な狭ピンチのリー
ドを有するＩＣの実装も可能となる等、大なる効果を発
揮する。
第１図は本発明の一実施例におけるレーザカッティング
工程の概略構成図、第２図は同回路基板のＩＣ装着部の
平面図、第３図は実装時の全工程の概略を示す工程図、
第４図及び第５図は従来例を示し、第４図は実装状態の
正面図、第５図は実装工程の全体工程図、第６図（ａ）
、（ｂ）は従来例の問題点を説明する部分断面図と部分
正面図、第７図は他の従来例の問題点を示す断面図であ
る。 １・・・・・・回路基板、２・・・・・・ＩＣ，３・・
・・・・レーザ光源、５・・・・・・レーザ光線、７・
・・・・・認識カメラ、ｌ１・・・・・・電極、ｌ２・
・・・・・リード、ｌ３・・・・・・半田。 代理４弁理士 粟野 重孝 はか１名 第］図 第２図 第３図
工程の概略構成図、第２図は同回路基板のＩＣ装着部の
平面図、第３図は実装時の全工程の概略を示す工程図、
第４図及び第５図は従来例を示し、第４図は実装状態の
正面図、第５図は実装工程の全体工程図、第６図（ａ）
、（ｂ）は従来例の問題点を説明する部分断面図と部分
正面図、第７図は他の従来例の問題点を示す断面図であ
る。 １・・・・・・回路基板、２・・・・・・ＩＣ，３・・
・・・・レーザ光源、５・・・・・・レーザ光線、７・
・・・・・認識カメラ、ｌ１・・・・・・電極、ｌ２・
・・・・・リード、ｌ３・・・・・・半田。 代理４弁理士 粟野 重孝 はか１名 第］図 第２図 第３図
Claims (2)
- （１）基板の電極上にＩＣのリードを配置して互いに接
合し、各リード間において接合金属、電極又はその両者
をレーザ光線にてカッティングし、各リード間及び電極
間を分離することを特徴とするＩＣの実装方法。 - （２）基板の電極は、各リードに対応するように分離せ
ずに形成されていることを特徴とする請求項１記載のＩ
Ｃの実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1054031A JPH02232991A (ja) | 1989-03-07 | 1989-03-07 | Ｉｃの実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1054031A JPH02232991A (ja) | 1989-03-07 | 1989-03-07 | Ｉｃの実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02232991A true JPH02232991A (ja) | 1990-09-14 |
Family
ID=12959217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1054031A Pending JPH02232991A (ja) | 1989-03-07 | 1989-03-07 | Ｉｃの実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02232991A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107855665A (zh) * | 2017-11-15 | 2018-03-30 | 京东方科技集团股份有限公司 | 一种显示面板及其切割方法、显示装置 |
| US11575113B2 (en) | 2017-11-15 | 2023-02-07 | Chengdu Boe Optoelectronics Technology Co., Ltd. | Display panel and manufacturing method therefor, display device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5947129A (ja) * | 1982-09-06 | 1984-03-16 | Mitsubishi Electric Corp | 軸などの組立装置 |
-
1989
- 1989-03-07 JP JP1054031A patent/JPH02232991A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5947129A (ja) * | 1982-09-06 | 1984-03-16 | Mitsubishi Electric Corp | 軸などの組立装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107855665A (zh) * | 2017-11-15 | 2018-03-30 | 京东方科技集团股份有限公司 | 一种显示面板及其切割方法、显示装置 |
| WO2019096006A1 (zh) * | 2017-11-15 | 2019-05-23 | 京东方科技集团股份有限公司 | 显示面板及其切割方法、显示装置 |
| US11529702B2 (en) | 2017-11-15 | 2022-12-20 | Chengdu Boe Optoelectronics Technology Co., Ltd. | Display panel and cutting method therefor, display device |
| US11575113B2 (en) | 2017-11-15 | 2023-02-07 | Chengdu Boe Optoelectronics Technology Co., Ltd. | Display panel and manufacturing method therefor, display device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2518987B2 (ja) | 還元性雰囲気を用いた基板はんだ付け方法 | |
| EP0845807B1 (en) | Method and tool for making an electronic circuit having uniform solder residues after solder paste transfer | |
| JPH10270498A (ja) | 電子装置の製造方法 | |
| JPH04234141A (ja) | Ｔａｂフレームおよびその基板への接続方法 | |
| JPH02232991A (ja) | Ｉｃの実装方法 | |
| JPS6273639A (ja) | 半導体チツプの装着方法 | |
| JPH06268016A (ja) | 集積回路装置の実装方法 | |
| JPH11340277A (ja) | 半導体チップ搭載基板、半導体装置及び前記半導体チップ搭載基板への半導体チップ搭載方法 | |
| JP2008130636A (ja) | 超音波フリップチップ実装の製造方法 | |
| JP2002289745A (ja) | 半導体装置及び配線基板 | |
| JPH05198936A (ja) | ヒートシールコネクタの接続方法 | |
| JP2000216527A (ja) | 電子部品パッケージ組立体 | |
| JPH05343590A (ja) | 半導体装置用リードフレーム | |
| JPH1051134A (ja) | 回路部品の実装方法及び装置 | |
| JP3285087B2 (ja) | テープ検査装置および方法 | |
| KR19990004363A (ko) | 솔더 공급용기구 및 이를 이용한 솔더링 방법 | |
| JP3284890B2 (ja) | バンプ付きワークのボンディング方法 | |
| US20020038722A1 (en) | Integrated circuit mounting structure and mounting method thereof | |
| JPH0766851B2 (ja) | Ｉ／ｏピンの修復方法 | |
| JPH09293801A (ja) | モジュール部品 | |
| JP2002313998A (ja) | 半導体装置 | |
| JPH0878600A (ja) | Ｉｃ部品およびその実装方法 | |
| JPH05235242A (ja) | ベアチップの実装方法 | |
| JPH0380549A (ja) | 半導体素子の実装方法 | |
| JPH0779080A (ja) | 多層回路配線基板及びそれを用いた回路修正方法 |