JPH02232772A - Ｌｓｉパターンデータの処理装置 - Google Patents
Ｌｓｉパターンデータの処理装置Info
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- JPH02232772A JPH02232772A JP1052957A JP5295789A JPH02232772A JP H02232772 A JPH02232772 A JP H02232772A JP 1052957 A JP1052957 A JP 1052957A JP 5295789 A JP5295789 A JP 5295789A JP H02232772 A JPH02232772 A JP H02232772A
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- Japan
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- processors
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- lsi
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- 238000004519 manufacturing process Methods 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 16
- 238000004364 calculation method Methods 0.000 claims description 6
- 238000000638 solvent extraction Methods 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000004904 shortening Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
設計パターンデータから製造データを生成する過程の図
形演算を行う［、ＳＩパターンデータの処理装置に関し
、 効率の良い並列処理を可能とし、ＬＳＩのデータ処理時
間を短縮して半導体製品の受注から発送までの時間を短
縮することを目的とし、複数のプロセッサの並列処理に
よりＬＳＩの設計パターンデータから製造データを生成
するＬＳＩパターンデータの処理装置であって、前記設
計パターンデータを前記ブロセノサ数の数倍のマッブに
区画するマップ区画手段と、前記各マップに含まれるマ
ップ内パターン数を算出するマップ内パターン数算出手
段と、前記各マップ内パターン数を加算した数が略同一
となるように該各マップを前記複数のプロセッサに対応
した数の小頭域に分割する小領域分割手段とを具備し、
前記複数のプロセッサに対して該各小領域内のパターン
データを供給するように構成する。
形演算を行う［、ＳＩパターンデータの処理装置に関し
、 効率の良い並列処理を可能とし、ＬＳＩのデータ処理時
間を短縮して半導体製品の受注から発送までの時間を短
縮することを目的とし、複数のプロセッサの並列処理に
よりＬＳＩの設計パターンデータから製造データを生成
するＬＳＩパターンデータの処理装置であって、前記設
計パターンデータを前記ブロセノサ数の数倍のマッブに
区画するマップ区画手段と、前記各マップに含まれるマ
ップ内パターン数を算出するマップ内パターン数算出手
段と、前記各マップ内パターン数を加算した数が略同一
となるように該各マップを前記複数のプロセッサに対応
した数の小頭域に分割する小領域分割手段とを具備し、
前記複数のプロセッサに対して該各小領域内のパターン
データを供給するように構成する。
本発明はＬＳＩパターンデータの処理装置に関し、特に
、設計パターンデータから製造データを生成する過程の
図形演算を行うＬＳＩパターンデータの処理装置に関す
る． 近年、ＬＳＩの高集積化に伴い、従来の汎用大型計算機
ではＬＳＩのパターンデータ処理に時間が掛かり過ぎる
傾向にある．そして、ＬＳＩ設計製造に要する時間を短
縮するためには、計算機によるパターンデータの処理時
間を短縮することが必要とされている。
、設計パターンデータから製造データを生成する過程の
図形演算を行うＬＳＩパターンデータの処理装置に関す
る． 近年、ＬＳＩの高集積化に伴い、従来の汎用大型計算機
ではＬＳＩのパターンデータ処理に時間が掛かり過ぎる
傾向にある．そして、ＬＳＩ設計製造に要する時間を短
縮するためには、計算機によるパターンデータの処理時
間を短縮することが必要とされている。
従来、ＬＳＩのパターンデータ処理は、汎用大型計Ｘ機
により一度に処理されていた。しかし、近年、ＬＳＩの
高集積化に伴うデータ量の増加は著しく、大型計算機を
利用してもパターンデータ処理に非常に時間を要するこ
とになっていた。これに対して、従来、計算機の高速化
および増設により対処していたが、ＬＳＩのパターンデ
ータ量の増加傾向の方が強いため、パターンデータの処
理時間を短縮することができなかった。
により一度に処理されていた。しかし、近年、ＬＳＩの
高集積化に伴うデータ量の増加は著しく、大型計算機を
利用してもパターンデータ処理に非常に時間を要するこ
とになっていた。これに対して、従来、計算機の高速化
および増設により対処していたが、ＬＳＩのパターンデ
ータ量の増加傾向の方が強いため、パターンデータの処
理時間を短縮することができなかった。
これに対して、近年、ＬＳＩのパターンデータを均一な
面積の複数の小領域に分割し、該各分割された小領域の
データを対応する複数のプロセッサに並列処理させるこ
とが行われている。
面積の複数の小領域に分割し、該各分割された小領域の
データを対応する複数のプロセッサに並列処理させるこ
とが行われている。
上述したように、近年、ＬＳＩのパターンデータ処理と
して、複数のプロセッサに並列処理させることが行われ
ている。すなわち、従来の並列プロセッサを使用したＬ
Ｓｒパターンデータの処理装置は、チップ全体を等間隔
の幅で区切った小領域１個を並列プロセッサ１台に割り
当て、複数のプロセッサで並列処理することが行われて
いる。
して、複数のプロセッサに並列処理させることが行われ
ている。すなわち、従来の並列プロセッサを使用したＬ
Ｓｒパターンデータの処理装置は、チップ全体を等間隔
の幅で区切った小領域１個を並列プロセッサ１台に割り
当て、複数のプロセッサで並列処理することが行われて
いる。
しかし、パターンデータは、一般にチップの中心部に集
中しており、均一に分散していないため、分割された小
領域内のデータ量にはかなりの差が生じることになる．
その結果、並列処理を行う各プロセッサの負荷が偏り、
一部のプロセッサが稼働しなかったり、また逆に一部の
プロセッサの処理が遅かったりする。すなわち、並列プ
ロセッサ全体の処理終了は最も処理の遅いプロセッサの
終了を待つことになるため、各プロセッサの処理時間の
差が大きいということは、結果的に処理時間がさほど短
縮されず、複数プロセッサによる並列処理の効果が得ら
れないことになる． 本発明は、上述した従来のＬＳＩパターンデータの処理
装置が有する課題に鑑み、効率の良い並列処理を可能と
し、ＬＳＩのデータ処理時間を短縮して半導体製品の受
注から発送までの時間を短縮することを目的とする． 〔課題を解決するための手段〕 第１図は本発明に係るＬＳＩパターンデータの処理装置
の原理を示すブロック図である。
中しており、均一に分散していないため、分割された小
領域内のデータ量にはかなりの差が生じることになる．
その結果、並列処理を行う各プロセッサの負荷が偏り、
一部のプロセッサが稼働しなかったり、また逆に一部の
プロセッサの処理が遅かったりする。すなわち、並列プ
ロセッサ全体の処理終了は最も処理の遅いプロセッサの
終了を待つことになるため、各プロセッサの処理時間の
差が大きいということは、結果的に処理時間がさほど短
縮されず、複数プロセッサによる並列処理の効果が得ら
れないことになる． 本発明は、上述した従来のＬＳＩパターンデータの処理
装置が有する課題に鑑み、効率の良い並列処理を可能と
し、ＬＳＩのデータ処理時間を短縮して半導体製品の受
注から発送までの時間を短縮することを目的とする． 〔課題を解決するための手段〕 第１図は本発明に係るＬＳＩパターンデータの処理装置
の原理を示すブロック図である。
本発明によれば、複数のプロセッサの並列処理によりＬ
ＳＩの設計パターンデータから製造データを生゛成する
ＬＳＩパターンデータの処理装置であって、前記設計パ
ターンデータを前記プロセッサ数の数倍のマップに区画
するマップ区画手段ｌと、前記各マップに含まれるマッ
プ内パターン数を算出するマップ内パターン数算出手段
２と、前記各マップ内パターン数を加算した数が略同一
となるように該各マップを前記複数のプロセッサに対応
した数の小領域に分割する小領域分割手段３とを具備し
、前記複数のプロセッサに対して該各小領域内のパター
ンデータを供給するようにしたことを特徴とするＬＳＩ
パターンデークの処理装置が提供される． 〔作 用〕 本発明のＬＳＩパターンデータの処理装置によれば、ま
ず、マップ区画千段１において設計パターンデータがプ
ロセソサ数の数倍のマップに区画される。次いで、マッ
プ内パターン数算出手段２で、前記各マップに含まれる
マップ内パターン数が算出される。さらに、小領域分割
手段３により、各マップ内パターン数を加算した数が略
同一となるように該各マップが複数のプロセッサに対応
した数の小頭域に分割される。そして、これら小領域に
分割されたパターンデータは、複数のプロセソサに供給
され、該複数のプロセッサの並列処理によりＬＳＩの設
計パターンデータから製造データが生成されることにな
る。
ＳＩの設計パターンデータから製造データを生゛成する
ＬＳＩパターンデータの処理装置であって、前記設計パ
ターンデータを前記プロセッサ数の数倍のマップに区画
するマップ区画手段ｌと、前記各マップに含まれるマッ
プ内パターン数を算出するマップ内パターン数算出手段
２と、前記各マップ内パターン数を加算した数が略同一
となるように該各マップを前記複数のプロセッサに対応
した数の小領域に分割する小領域分割手段３とを具備し
、前記複数のプロセッサに対して該各小領域内のパター
ンデータを供給するようにしたことを特徴とするＬＳＩ
パターンデークの処理装置が提供される． 〔作 用〕 本発明のＬＳＩパターンデータの処理装置によれば、ま
ず、マップ区画千段１において設計パターンデータがプ
ロセソサ数の数倍のマップに区画される。次いで、マッ
プ内パターン数算出手段２で、前記各マップに含まれる
マップ内パターン数が算出される。さらに、小領域分割
手段３により、各マップ内パターン数を加算した数が略
同一となるように該各マップが複数のプロセッサに対応
した数の小頭域に分割される。そして、これら小領域に
分割されたパターンデータは、複数のプロセソサに供給
され、該複数のプロセッサの並列処理によりＬＳＩの設
計パターンデータから製造データが生成されることにな
る。
これによって、効率の良い並列処理が可能となり、ＬＳ
Ｉのデータ処理時間を短縮して半導体製品の受注から発
送までの時間を短縮することができる。
Ｉのデータ処理時間を短縮して半導体製品の受注から発
送までの時間を短縮することができる。
以下、図面を参照して本発明に係るＬＳＩパターンデー
タの処理装置の実施例を説明する．第２図は本発明のＬ
ＳＩパターンデータの処理装置の一実施例を概略的に示
す図である。同図に示されるように、本実施例のＬＳＩ
パターンデータの処理装置は、ホスト計算機ＨＣと、並
列的に処理を行う複数のプロセッサＰ，〜Ｐ７を備えて
いる。そして、複数のプロセッサＰ＋−Ｐｎの並列処理
によりＬＳＩの設計パターンデータ（ＬＳＩデータ領域
）Ｄから製造データを生成するようになされている。
タの処理装置の実施例を説明する．第２図は本発明のＬ
ＳＩパターンデータの処理装置の一実施例を概略的に示
す図である。同図に示されるように、本実施例のＬＳＩ
パターンデータの処理装置は、ホスト計算機ＨＣと、並
列的に処理を行う複数のプロセッサＰ，〜Ｐ７を備えて
いる。そして、複数のプロセッサＰ＋−Ｐｎの並列処理
によりＬＳＩの設計パターンデータ（ＬＳＩデータ領域
）Ｄから製造データを生成するようになされている。
本実施例のＬＳＩパターンデータの処理装置において、
ＬＳＩデータ領域Ｄは、まず、ホスト計算機１｛ Ｃに
より小領域データＡ Ｉ− Ａ−に分割される。ここで
、小領域データＡ，〜Ａ７は、上記複数のプロセッサＰ
，−Ｐゎに対応してｎ個に分割されており、各小領域デ
ータはそのデータ数が略同一とされている。次いで、こ
れら分割された小領域データＡ，〜Ａ，，は、対応する
プロセッサＰ１〜Ｐ７に与えられ、設計パターンデータ
から製造データを生成する処理が並列的に実行される．
そして、各プロセッサＰ１〜Ｐｎにより得られた各小領
域の製造データは、ホスト計算機ＨＣに供給され、この
ホスト計算機ＨＣで統合および整理されて最終的な製造
データが得られるようになされている。
ＬＳＩデータ領域Ｄは、まず、ホスト計算機１｛ Ｃに
より小領域データＡ Ｉ− Ａ−に分割される。ここで
、小領域データＡ，〜Ａ７は、上記複数のプロセッサＰ
，−Ｐゎに対応してｎ個に分割されており、各小領域デ
ータはそのデータ数が略同一とされている。次いで、こ
れら分割された小領域データＡ，〜Ａ，，は、対応する
プロセッサＰ１〜Ｐ７に与えられ、設計パターンデータ
から製造データを生成する処理が並列的に実行される．
そして、各プロセッサＰ１〜Ｐｎにより得られた各小領
域の製造データは、ホスト計算機ＨＣに供給され、この
ホスト計算機ＨＣで統合および整理されて最終的な製造
データが得られるようになされている。
以下、本発明のＬＳＩパターンデータの処理装置におけ
る処理を詳述する． 第３図は本発明のＬＳＩパターンデータの処理装置によ
る可変領域の設定処理を説明するための図であり、第４
図は本発明に係るＬＳＩのパターンデータ処理の一例を
説明するためのフローチャートである。ここで、並列処
理をｔ〒うプロセッサ数は、９台として説明する． まず、ＬＳＩの設計パターンデータが入力されると、ス
テップ４０において、ブロセッザ台数（例えば、９台）
の数倍（例えば、４倍）のマップに区切る。すなわち、
第３図に示されるように、入力された設計パターンデー
タＤは．、３６個のマップに分割される．さらに、ステ
ップ４１に進んで、全パターンに対し、パターン基準点
を設け、、基準点がどのマノブに属するかを計算し、各
マップ内パターン数を計算する。ここで、トランジスタ
や抵抗素子等に対応するパターンの基準点としては、例
えば、各パターンの左下の位置を選択する。
る処理を詳述する． 第３図は本発明のＬＳＩパターンデータの処理装置によ
る可変領域の設定処理を説明するための図であり、第４
図は本発明に係るＬＳＩのパターンデータ処理の一例を
説明するためのフローチャートである。ここで、並列処
理をｔ〒うプロセッサ数は、９台として説明する． まず、ＬＳＩの設計パターンデータが入力されると、ス
テップ４０において、ブロセッザ台数（例えば、９台）
の数倍（例えば、４倍）のマップに区切る。すなわち、
第３図に示されるように、入力された設計パターンデー
タＤは．、３６個のマップに分割される．さらに、ステ
ップ４１に進んで、全パターンに対し、パターン基準点
を設け、、基準点がどのマノブに属するかを計算し、各
マップ内パターン数を計算する。ここで、トランジスタ
や抵抗素子等に対応するパターンの基準点としては、例
えば、各パターンの左下の位置を選択する。
次に、ステップ４２に進んで、マップ内パターン数を縦
、横の列ごとに合計し、該合計値を縦は左から横は下か
ら累計する。さらに、ステップ４３で、全パターン数を
ＰＴＭ，プロセッサ台数をＰＲＮ，小領域境界ライン番
号をＬＮ＝１として、ステップ４４に進む。ステップ４
４では、マップ縦、横列方向のパターン数累計がＣ Ｐ
ＴＭ／（ＰＩ？Ｎ）””） Ｘ ＬＮ以上となった時点
のマップ区画をＬＮ番目の小領域境界ラインとする．そ
して、ステップ４５に進んで、ＬＮ＝ＬＮ＋１を計算し
て、ステップ４６に進み、ＬＮ ＝ （ＰＲＮ） １／
２かどうかが判別される。このステップ４６において、
１、Ｎ ＝ （ＰＲＮ） ””であると判別されると、
ステソブ４７に進み、ＬＮ ＝ （１’ＲＮ） ’ ”
ではないと判別されるとステップ４４に戻ることになる
． 具体的に、各マップにおけるパターン数が第３図のよう
な場合、ステップ４２においては、例えば、マップ内パ
ターン数が縦の列ごとに合計され、順次０， ４．
２６， ３０． ２６． ４と算出され、これらの合
計値が左から累計されて、０， ４， ３０， ６０
， ８６．９０とされる．また、横の列についても同様
な処理が行われる。そして、ステップ４３で、全パター
ン数をＰＴＭ ＝ ９０ ，プロセッサ台数をＰｌ？Ｎ
＝９，小領域境界ライン番号をＬＮ＝１として、ステッ
プ４４に進み、例えば、マップの縦列方向のパターン数
累計が（ ＰＴＭ／（ＰＲＮ）”） Ｘ ＬＮ，すなわ
ち、（９０／３）Ｘ１＝３０以上となった時点のマップ
区画を１番目の小領域境界ラインＬＮ＋ とする。同様
に、マップの縦列方向のパターン数累計が６０以上とな
った時点のマップ区画を２番目の小領域境界ラインＬＮ
．とする．辺のとき、例えば、縦列方向のパターン数累
計が３０や６０に一致する個所が無い場合には、その数
を越えた時点で小領域境界ラインを規定することになる
。そして、ステップ４５に進んで、ＬＮ＝ＬＮ＋１を計
算して、ステップ４６に進み、ＬＮ ＝ （ＰＲＮ）
’ ”かどうかが判別される．すなわち、ＬＮ＝３かど
うかが判別され、ステップ４６において、ＬＮ＝３であ
ると判別されると、ステップ４７に進み、ＬＮ＝３では
ない（ＬＮ＝１または２）と判別されるとステップ４４
に戻ることになる。
、横の列ごとに合計し、該合計値を縦は左から横は下か
ら累計する。さらに、ステップ４３で、全パターン数を
ＰＴＭ，プロセッサ台数をＰＲＮ，小領域境界ライン番
号をＬＮ＝１として、ステップ４４に進む。ステップ４
４では、マップ縦、横列方向のパターン数累計がＣ Ｐ
ＴＭ／（ＰＩ？Ｎ）””） Ｘ ＬＮ以上となった時点
のマップ区画をＬＮ番目の小領域境界ラインとする．そ
して、ステップ４５に進んで、ＬＮ＝ＬＮ＋１を計算し
て、ステップ４６に進み、ＬＮ ＝ （ＰＲＮ） １／
２かどうかが判別される。このステップ４６において、
１、Ｎ ＝ （ＰＲＮ） ””であると判別されると、
ステソブ４７に進み、ＬＮ ＝ （１’ＲＮ） ’ ”
ではないと判別されるとステップ４４に戻ることになる
． 具体的に、各マップにおけるパターン数が第３図のよう
な場合、ステップ４２においては、例えば、マップ内パ
ターン数が縦の列ごとに合計され、順次０， ４．
２６， ３０． ２６． ４と算出され、これらの合
計値が左から累計されて、０， ４， ３０， ６０
， ８６．９０とされる．また、横の列についても同様
な処理が行われる。そして、ステップ４３で、全パター
ン数をＰＴＭ ＝ ９０ ，プロセッサ台数をＰｌ？Ｎ
＝９，小領域境界ライン番号をＬＮ＝１として、ステッ
プ４４に進み、例えば、マップの縦列方向のパターン数
累計が（ ＰＴＭ／（ＰＲＮ）”） Ｘ ＬＮ，すなわ
ち、（９０／３）Ｘ１＝３０以上となった時点のマップ
区画を１番目の小領域境界ラインＬＮ＋ とする。同様
に、マップの縦列方向のパターン数累計が６０以上とな
った時点のマップ区画を２番目の小領域境界ラインＬＮ
．とする．辺のとき、例えば、縦列方向のパターン数累
計が３０や６０に一致する個所が無い場合には、その数
を越えた時点で小領域境界ラインを規定することになる
。そして、ステップ４５に進んで、ＬＮ＝ＬＮ＋１を計
算して、ステップ４６に進み、ＬＮ ＝ （ＰＲＮ）
’ ”かどうかが判別される．すなわち、ＬＮ＝３かど
うかが判別され、ステップ４６において、ＬＮ＝３であ
ると判別されると、ステップ４７に進み、ＬＮ＝３では
ない（ＬＮ＝１または２）と判別されるとステップ４４
に戻ることになる。
以上により、ＬＳＩチップのパターンデータが存在する
領域全体をデータ数が略同一で上記複数のプロセッサに
対応した数の小領域に分割することができる。
領域全体をデータ数が略同一で上記複数のプロセッサに
対応した数の小領域に分割することができる。
次に、ステップ４７に進んで、各プロセッサにそれぞれ
対応する１小領域データを転送し、ステップ４日に進む
。ステップ４８では、数台（例えば、９台）のプロセッ
サによる同時小領域データ処理が並列的に実行され、ホ
ストプロセッサ（ホスト計算機）に処理されたデータが
転送される。すなわち、ステップ４８では、複数のプロ
セッサにより与えられた小領域データの設計パターンデ
ータから製造データが生成され、それら各プロセッサに
より得られた各小領域の製造データがホストプロセッサ
転送される。さらに、ステップ４９に進んで、各小領域
の製造データは、ホストプロセッサにより整理されて、
最終的な製造データが出力されることになる． 以上において、並列処理を行うプロセッサは９台として
説明されているが、本発明において並列処理を行うプロ
セッサの数は、これに限定されず、例えば、４． １６
． ６４台等に選ぶことができる。
対応する１小領域データを転送し、ステップ４日に進む
。ステップ４８では、数台（例えば、９台）のプロセッ
サによる同時小領域データ処理が並列的に実行され、ホ
ストプロセッサ（ホスト計算機）に処理されたデータが
転送される。すなわち、ステップ４８では、複数のプロ
セッサにより与えられた小領域データの設計パターンデ
ータから製造データが生成され、それら各プロセッサに
より得られた各小領域の製造データがホストプロセッサ
転送される。さらに、ステップ４９に進んで、各小領域
の製造データは、ホストプロセッサにより整理されて、
最終的な製造データが出力されることになる． 以上において、並列処理を行うプロセッサは９台として
説明されているが、本発明において並列処理を行うプロ
セッサの数は、これに限定されず、例えば、４． １６
． ６４台等に選ぶことができる。
以上、詳述したように、本発明に係るＬＳＩパターンデ
ータの処理装置は、ＬＳＩチップのデータ領域全体を略
同一のデータ量を有する小領域に分割し、並列プロセッ
サの各プロセッサの負荷を一様にすることによって、効
率の良い並列処理が可能となり、ＬＳＩのデータ処理時
間を短縮して半導体製品の受注から発送までの時間を短
縮することができる．
ータの処理装置は、ＬＳＩチップのデータ領域全体を略
同一のデータ量を有する小領域に分割し、並列プロセッ
サの各プロセッサの負荷を一様にすることによって、効
率の良い並列処理が可能となり、ＬＳＩのデータ処理時
間を短縮して半導体製品の受注から発送までの時間を短
縮することができる．
第１］よ本発明に係るＬＳＩパターンデータの処理装置
の原理を示すブロック図、 第２図は本発明のＬＳＩパターンデータの処理装置の一
実施例を概略的に示す図、 第３図は本発明のＬＳＩパターンデータの処理装置によ
る可変領域の設定処理を説明するための図、 第４図は本発明に係るＬＳＩのパターンデータ処理の一
例を説明するためのフローチャートである。 （符号の説明） ｌ・・・マップ区画手段、 ２・・・マップ内パターン数算出手段、３・・・小領域
算出手段。
の原理を示すブロック図、 第２図は本発明のＬＳＩパターンデータの処理装置の一
実施例を概略的に示す図、 第３図は本発明のＬＳＩパターンデータの処理装置によ
る可変領域の設定処理を説明するための図、 第４図は本発明に係るＬＳＩのパターンデータ処理の一
例を説明するためのフローチャートである。 （符号の説明） ｌ・・・マップ区画手段、 ２・・・マップ内パターン数算出手段、３・・・小領域
算出手段。
Claims (1)
- 【特許請求の範囲】 １、複数のプロセッサの並列処理によりＬＳＩの設計パ
ターンデータから製造データを生成するＬＳＩパターン
データの処理装置であって、前記設計パターンデータを
前記プロセッサ数の数倍のマップに区画するマップ区画
手段（１）と、前記各マップに含まれるマップ内パター
ン数を算出するマップ内パターン数算出手段（２）と、
前記各マップ内パターン数を加算した数が略同一となる
ように該各マップを前記複数のプロセッサに対応した数
の小領域に分割する小領域分割手段（３）とを具備し、
前記複数のプロセッサに対して該各小領域内のパターン
データを供給するようにしたことを特徴とするＬＳＩパ
ターンデータの処理装置。 ２、複数のプロセッサの並列処理によりＬＳＩの設計パ
ターンデータから製造データを生成するＬＳＩパターン
データの処理装置であって、ＬＳＩチップのパターンデ
ータが存在する領域全体をデータ数が略同一で前記複数
のプロセッサに対応した数の小領域に分割し、前記複数
のプロセッサに対して該各小領域内のデータを供給して
、前記各プロセッサの負荷を平等に分散して並列処理の
効率を向上させるようにしたことを特徴とするＬＳＩパ
ターンデータの処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1052957A JPH02232772A (ja) | 1989-03-07 | 1989-03-07 | Ｌｓｉパターンデータの処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1052957A JPH02232772A (ja) | 1989-03-07 | 1989-03-07 | Ｌｓｉパターンデータの処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02232772A true JPH02232772A (ja) | 1990-09-14 |
Family
ID=12929366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1052957A Pending JPH02232772A (ja) | 1989-03-07 | 1989-03-07 | Ｌｓｉパターンデータの処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02232772A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6008822A (en) * | 1996-03-19 | 1999-12-28 | Shinko Electric Industries, Co., Ltd. | Parallel graphic processing system using a network |
| JP2005215618A (ja) * | 2004-02-02 | 2005-08-11 | Semiconductor Leading Edge Technologies Inc | データ処理方法及びデータ処理装置 |
| JP2009010077A (ja) * | 2007-06-27 | 2009-01-15 | Nuflare Technology Inc | 描画データの作成装置及び描画データの作成方法 |
| JP2009064862A (ja) * | 2007-09-05 | 2009-03-26 | Nuflare Technology Inc | 荷電粒子ビーム描画装置及び荷電粒子ビーム描画方法 |
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