JPH02226825A - スペクトラム拡散受信機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスペクトラム拡散通信（以下本明細書において
はＳＳＣと略記する。）で使用される受信機に関する。

［発明の概要］ 受信信号トこ含まれる受信擬似雑音（以下本明細書にお
いてはＰＮ　と略記する。）符号と、受信側で発生され
る基準信号に含まれる基準ＰＮ符号との相関を取る相関
器により所望の情報を復調する　ＳＳＣ受信機において
、上記相関器出力をパターン判定手段に入力し、所定の
判定パターンとの一致が一定時間経過しても得られない
場合、所定の判定パターンと類似した判定パターンを次
々と一定時間経過毎に切り換えてゆき、いずれかの判定
パターンと一致した時の出力により上記基準ＰＮ符号の
位相を制御して上記相関器における上記両符号の一致位
置を正しく設定するように構成したＳＳＣ受信機。

【従来の技術］ 従来方式としては、本出願人が昭和６２年１０月９日付
けで提出した特願昭６２−２５５６９３号がある。

上記方式では、受信信号に含まれる受信ＰＮ符号と、受
信側で発生される基準信号に含まれる基準ＰＮ符号との
相関をとる相関器により所望の情報を復調する　ＳＳＣ
受信機において、上記相関器出力をパターン判定手段に
入力し、所定の判定パターンと一致した時の出力により
上記基準ＰＮ符号の位相を制御して上記相関器における
上記両符号の一致位置を正しく設定する初期同期の動作
が行なわれる。

［発明が解決しようとする課題］ しかしながら、電波伝搬路の品質が劣化し、上記の所定
の判定パターンと一致することが困難な時、所定の判定
パターンを固定しているために、電波伝搬路の品質が回
復するまで、初期同期の動作が行なわれないという問題
がある。

［発明の目的］ 本発明の目的は、電波伝搬路の品質が劣化し、前記のパ
ターン判定手段において所定の判定パターンに一致する
ことが困難な時、電波伝搬路の品質が回復するまで、初
期同期の動作が行なえないという問題を解決する、パケ
ット通信方式のＳＳＣ受信機を提供することである。

なお、パケット通信方式のＳＳＣ方式は本出頴人によっ
て昭和６２年７月３１日付けで提出された特願昭第６２
−１９２２１７号「スペクトラム拡散通信方式」に記載
されている。

ｃ　ａｉａを解決するための手段］ 上記目的を達成するために２本発明による、受信信号に
含まれる受信ＰＮ符号と、受信側で発生される基準信号
に含まれる基準ＰＮ符号の相関を取る相関器により所望
の情報を復調するＳＳＣ受信機は、上記相関器出力と所
定の判定パターンを比較し、一致した際に検出出力を得
るパターン判定手段と、上記検出出力が所定時間内に得
られない際に、上記判定パターンをそれに類似した判定
パターンに切り換える手段とを含み、上記検出出力に基
づいて上記基準ＰＮ符号の位相を制御して上記相関器に
おける上記受信ＰＮ符号と基準ＰＮ符号の一致位置を正
しく設定するように構成したことを要旨とする。

［作用］ 相関器出力をパターン判定手段に入力し、所定の判定パ
ターンとの一致が一定時間経過しても得られない場合、
所定の判定パターンと類似した判定パターンを次々と一
定時間経過毎に切り換えてゆき、いずれかの判定パター
ンと一致した時の出力により上記基準ＰＮ符号の位相を
制御して上記相関器における上記両符号の一致位置を正
しく設定する。

［実施例］ 以下に１図面を参照しながら、実施例を用いて本発明を
一層詳細に説明するが、それらは例示に過ぎず、本発明
の枠を越えることなしにいろいろな変形や改良があり得
ることは勿論である。

第１図は本発明による　ＳＳＣ受信機の一実施例で、１
　は相関器、２は２値化回路、　３は第１の整合フィル
タ、４　はアップダウンカウンタ。

５は基準ＰＮ符号発生器、６はサンプリングパルスおよ
びウィンドパルス発生器、　７　はディジタル位相ロッ
クループ回路、　８　はＰＮ符号位相制御パルス生成回
路、９　は復調回路、１０は第２の整合フィルタ、４１
　はカウンタ回路、４２　は誤り訂正回路である。

なお、誤り訂正回路は、例えば、 山１）宰、他　パ符号化伝送方式文字放送用誤り訂正方
式の開発”Ｎ１−ＩＫ技術研究■０１゜３７、Ｎｏ、１
．Ｓｅｒ、Ｎｏ、１６７　（１９８５）。

ＮＨＫ　　ＴＥＣＨＮＩＣＡＬ　　ＪＯＵＲＮＡＬに述
べられている。

第１図において、　２値化回路２　は受信ＰＮ符号と基
準ＰＮ符号（チ）が相関器　１−において一致した時お
よびその近傍に現われる相関スパイク（ニ）を、その極
性の正側および負側に分離した相関パルス（ホ）を生成
する。第１の整合フィルタ　３　は２値化回路２　から
出力される相関パルス（ホ）のパターンが所定の判定パ
ターンに一致した時、パルス（へ）（初期同期検出信号
）を出力する。

しかし、パルス（へ）が受信動作開始後、一定時間にわ
たって出力されない時、外部回路は所定の判定パターン
に類似する判定パターンを次々と一定時間経過毎に切り
換えながら、第１の整合フィルタ　３　に設定し、パル
ス（へ）が得られるまで待機する。

アップダウンカウンタ　４　は基準ＰＮ符号発生器５　
から出力されるストローブパルス（す）によって初期化
され、例えばマイクロプロセッサ等の外部回路から設定
されるオフセット値（イ）よりアップカウントを行なう
が、第１の整合フィルタ　３　からパルスくべ）が出力
されると、これによりトリガされてダウンカウントを行
ないボローパルス（ト）を発生する。

基準ＰＮ符号発生器５　は外部回路から設定される基ｉ
！ｉ！！　ＰＮ符号の初期情報（ハ）に基づいて基準Ｐ
Ｎ符号（チ）およびその先頭ビットを示すストローブパ
ルス（す）を出力する。

サンプリングおよびウィンドパルス発生器６は２値化回
路２　から出力される相関パルス（ホ）をサンプリング
し、かつ抽呂するためのサンプリングパルス（ヌ）およ
びウィンドパルス（ル）を出力する。ディジタル位相ロ
ックループ回路７は相関器　１　に入力される受信信号
（ロ）に含まれる受信ＰＮ符号と基準信号に含まれる基
準ＰＮ符号（チ）の同期保持を行なう。

ＰＮ符号位相制御パルス生成回路８はアップダウンカウ
ンタ　４　およびディジタル位相ロックループ７　から
出力されるパルス（ト）および（ヲ）によりトリガされ
て、基準ＰＮ符号（チ）の位相制御パルス（ヨ）を出力
する。復調回路９　は２値化回路２　から出力される相
関パルス（ホ）およびサンプリングおよびウィンドパル
ス発生器６　から出力されるウィンドパルス（ル）によ
って２値データに復調を行なう。第２の整合フィルタ１
０は復調回路　９　がら出力される２　ｆｍデータ（タ
ンが所定のパターンに一致した時にパルス（し）を出力
する。

前記のようにして、情報データが復調されてゆくと、外
部回路は誤り訂正状態を検出し、良好な状態に遷移す′
るにしたがって雑音などの影響を減少させるため、所定
のパターンに復帰させてゆく。

なお上記各回路は図示されていない外部回路から出力さ
れる受信動作起動パルスによりトリガされてそれぞれの
動作を開始する。

次に上述した本発明の実施例の動作をより詳細に説明す
るが、その説明を容易にするため、ＰＮ符号の１周期と
データ・ビットの長さが等しく、相関器１　による積分
区間と　ＰＮ符号１周期が等しい場合を例にとる。

外部回路から受信動作起動パルスが出力されると、基準
ＰＮ符号発生器Ｓ　は外部回路により設定されたＰＮ符
号の初期情報（ハ）に基づいて基準信号に含まれる基準
ＰＮ符号（チ）を相関器１　に与える。　ＳＳＣ信号が
受信され、受信信号（ロ）に含まれる受信ＰＮ符号と基
準ＰＮ符号（チ）が一致すると、相関器　１　から相関
スパイク（ニ）が２値化回路２　に出力される。２値化
回路　２　はＩ！Ｉ２図に示すように相関スパイク（ニ
）を正側と負側に分離し、相関パルス（ホ）を生成し、
第１の整合フィルタ　３、ディジタル位相ロックループ
７　および復調回路９　に与える。

さて、前述したように相関器　１　において前記両ＰＮ
符号がどのような位置で一致しているが不明であり、両
符号の一致する位置が正しく設定されなければ受信デー
タを正しく復調することができないので、最終的には所
定の位置で一致するように初期同期を行なう必要があり
、本発明では下記のようにしてこの初期同期の動作を行
なう。

送信されてくるデータは第９図（ａ）に示すようにプリ
アンプルデータおよび情報データより構成される。

送信されてくるデータは、第９図（ａ）に示すように、
プリアンプルデータと情報データから成り、さらに、プ
リアンプルデータは、同図（ｂ）に示すように、初期同
期パターンおよび情報データスタートタイミング検出用
パターンを有していて、　２値化回路　２　から出力さ
れる相関パルス（ホ）は第１の整合フィルタ　３　に入
力される。

第１の整合フィルタ　３　は相関パルス（ホ）のバター
ンが設定されている所定のパターンに一致した時、パル
ス（へ）をアップダウンカウンタ　４に出力する。

アップダウンカウンタ　４　は第３図に示すように第１
の整合フィルタ　３　からパルス（へ）が出力されるま
で、基準ＰＮ符号発生器５　から出力される基準ＰＮ符
号（チ）の先頭ビットを示すストローブパルス（す）に
よって初期化され、外部回路から設定されるオフセット
値（イ）よりアップカウントを繰り返す。第１の整合フ
ィルタ３　からパルス（へ）が出力されると、アップダ
ウンカウンタ　４　は該パルスのタイミングでアップカ
ウントからダウンカウントに切り換わり、カウンタ　４
　のカウント値が０　になった時、ボローパルス（ト）
を　ＰＮ符号位相制御パルス生成回路８　に出力する。

ＰＮ符号位相制御パルス生成回路８は上記ボローパルス
（ト）によりトリガされて基準ＰＮ符号（チ）の位相制
御パルス（ヨ）を基準ＰＮ符号発生器５　、サンプリン
グパルスおよびウィンドパルス発生器６　およびディジ
タル位相ロックループ回路に出力する。

上述した一連の動作により受信ＰＮ符号と基準ＰＮ符号
（チ）が一致するに至る。

第４図、第５図および第６図は第１の整合フィルタ　３
　の−構成例を示す。

第４図において、１１　はシフトレジスタ。

１２　はパルス計数器、１３　は比較器である。

シフトレジスタ　１１　は第５図に示すように複数のシ
フトレジスタ　ＳＲ１〜　ＳＲ，が直列に接続されてお
り、各々は符号クロックにより駆動され、一定の長さご
とに出力端子が設定されており、それぞれの出力はパル
ス計数器１２　に与えられる。

パルス計数器１２　は各シフトレジスタから並列に出力
されるパルスの総数をカウントし、そのカウントを２進
データに変換して比較器　１３　に出力する。このパル
ス計数器１２　は例えば、第６図に示すように複数の半
加算器１４　および全加算器１５　から成る。

上記各シフトレジスタの並列出力は２個１組として各半
加算器　１４　に入力され、半加算が行なわれる。その
結果得られた加算出力は２０位に。

またキャリー出力は２１位に割り当てることにより２進
データに変換する。

さらに、２進データに変換した各々を全加算器１５　に
入力して加算する。このようにしてシフトレジスタ　１
１　から並列に出力されたパルスの総数は２″ａデータ
に変換される。

比較器１３　はパルス計数器　１２　から出力される２
進データと外部回路により設定される閾値を比較し、２
進データが閾値に達した時にパルスを出力する。

上述した構成の第１の整合フィルタ　３　において、例
えば送信されてくる初期同期のためのデータのパターン
が全て“１”の場合には、相関スパイクが発生する。す
なわち、正側の相関スパイクは相関器　１　の積分区間
に相当する時間（以下遅延時間と称する。）Ｔの　１／
２　の周期で発生し、負側の相関スパイクは発生しない
、したがって２値化回路　２　によって相関スパイクと
同一周期で正側の相関スパイクが生成されるが、負側の
相関スパイクは生成されない。

この相関スパイクはシフトレジスタ　１１　に入力され
るが、このシフトレジスタ　１１　には第５図に示すよ
うに遅延時間Ｔの　１／２毎に出力端子が設定されてい
る。したがって正常に信号が受信されているなら、シフ
トレジスタ　１１　から遅延時間Ｔの　１／２毎にパル
スが増加しながら並列に出力されていき、パルス計数器
　１２　によって前述のように２進データに変換され、
その後比較器　１３　に外部回路から設定された閾値に
達すると、比較器　１３　はパルスを出力する。

しかし、パルス計数器　１２　から出力される２進デー
タが、比較器　１３　に外部回路から設定された初期閾
値に達することなく、外部回路から設定される一定時間
をカウンタ回路４１　によってカウントする間に出力さ
れない時、カウンタ回路４１　から時間切れ検出パルス
（ソ）が外部回路に出力される。外部回路はカウンタ回
路４１　から時間切れ検出パルス（ソ）が出力されると
、比較器１３　に設定する閾値を次々と変化させてゆき
、比較器１３　からのパルスが得られるまで繰り返す。

その後、情報データが復調されてゆくと、外部回路は誤
り訂正回路４２　から出力される誤り個数（ツ）を検出
し、誤り個数が減少するにしたがって雑音等の影響を減
少させるため、比較器１３に設定する閾値を初期閾値に
復帰させてゆく。

第１０図は上記の動作を説明するためのフローチャート
である。

第１の整合フィルタ　３　の上述した構成によれば、雑
音などにより相関器　１　の出力に異常が生じても、正
常な相関パルスのみに整合を取ることが可能である。

なおシフトレジスタ　１１　を構成する複数のシフトレ
ジスタ　ＳＲ，〜Ｓ　Ｒ’Ｉに設定する出力端子の間隔
は送信されてくる初期同期のためのデータのパターンに
対応して変形される。

第７図および第８図は第２の整合フィルタ１０の一構成
例を示す、第７図において、　２１　はシフトレジスタ
、２２はパルス計数器、２３　は比較器である。

シフトレジスタ　２１　は、第８図に示すように、複数
のシフトレジスタ　ＳＲ，’〜　ＳＲ，’　が直列に接
続されて成り、１データビツトの長さに等しい周期のク
ロックにより駆動され、各シフトレジスタには出力端子
が設定されている。

シフトレジスタ　２１　には復調データが入力され、第
９図（ｂ）に示すようにプリアンプルデータに含まれて
いる情報データのスタートタイミングを検出するために
設定されたパターンに上記復調データが一致した時、全
てのシフトレジスタＳ　Ｒ，’〜ＳＲ，’からパルスが
出力されるように、各シフトレジスタの出力にはインバ
ータＩＮＶ　が適宜接続されるようになっており、各シ
フトレジスタの出力はパルス計数器２２　に出力される
。

パルス計数器２２　および比較器２３は前記のものと同
様に構成されており、パルス計数器２２　はシフトレジ
スタ　２１　から出力されるパルスの総数をカウントし
て２通データに変換し、比較器２３　に出力するゆ比較
器２３はこの２進データと外部回路４２　から設定され
る閾値との比較を行ない、該２進データが閾値に達した
時にパルスを出力する。

［発明の効果コ 以上説明した通り、本発明によれば、電波伝搬路の品質
が劣化し、前記のパターン判定手段において所定の判定
パターンに一致することが困難な時、電波伝搬路の品質
が回復するまで、初期同期の動作が行なえないという問
題を解決する、パケット通信方式の　ＳＳＣ受信機を得
ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例における２値化回路の動作説明用タイミング
チャート、第３図は上記実施例の初期同期動作説明用タ
イミングチャート、第４図、第５図および第６図は上記
実施例における第１の整合フィルタの一構成例を示すブ
ロック図、第７図および第８図は上記実施例における第
２の整合フィルタの一構成例を示すブロック図５第９図
は送信データおよびプリアンプルデータの構成図、第１
０図は本発明の詳細な説明するためのフローチャートで
ある。 １　・・・・・・・・・相関器、２・・・・・・・・・
　２値化回路、３・・・・・・・・・第１の整合フィル
タ、４　・・・・・・・・・アップダウンカウンタ、５
・・・・・・・・・基準ＰＮ符号発生器、６・・・・・
・・・・サンプリングパルスおよびウィンドパルス発生
器、７・・・・・・・・・ディジタル位相ロックループ
回路、８　・・・・・・・・・ＰＮ符号位相制御パルス
生成回路、９　・・・・・・・・・復調回路、１０　・
・・・・・・・・第２の整合フィルタ、４１　・・・・
・・・・・カウンタ回路、４２・・・・・・・・・誤り
訂正回路。 特許出願人　クラリオン株式会社

Claims (1)

1. 【特許請求の範囲】 受信信号に含まれる受信擬似雑音符号と、受信側で発生
   される基準信号に含まれる基準擬似雑音符号の相関を取
   る相関器により所望の情報を復調するスペクトラム拡散
   受信機において、 上記相関器出力と所定の判定パターンを比較し、一致し
   た際に検出出力を得るパターン判定手段と、上記検出出
   力が所定時間内に得られない際に、上記判定パターンを
   それに類似した判定パターンに切り換える手段と を含み、上記検出出力に基づいて上記基準擬似雑音符号
   の位相を制御して上記相関器における上記受信擬似雑音
   符号と基準擬似雑音符号の一致位置を正しく設定するよ
   うに構成したことを特徴とするスペクトラム拡散受信機
   。