JPH02226743A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH02226743A JPH02226743A JP4700889A JP4700889A JPH02226743A JP H02226743 A JPH02226743 A JP H02226743A JP 4700889 A JP4700889 A JP 4700889A JP 4700889 A JP4700889 A JP 4700889A JP H02226743 A JPH02226743 A JP H02226743A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置およびその製造方法に関し、さ
らに詳しくは、半導体装置における素子間分離領域の構
造右よびその形成方法の改良に係るものである。
らに詳しくは、半導体装置における素子間分離領域の構
造右よびその形成方法の改良に係るものである。
（従来の技術）
従来例によるこの種の半導体装置における素子間分離領
域の構造として、こ）ではｒ超高速ＭＯＳデバイス（菅
野卓ｍ監修・香山晋編、培風館発行）Ｊ（７）１３６頁
の図４．１２に：開示されたＮＭＯｓトランジスタにお
ける素子間分離領域の概要構成を第３図に模式的に示し
である。
域の構造として、こ）ではｒ超高速ＭＯＳデバイス（菅
野卓ｍ監修・香山晋編、培風館発行）Ｊ（７）１３６頁
の図４．１２に：開示されたＮＭＯｓトランジスタにお
ける素子間分離領域の概要構成を第３図に模式的に示し
である。
すなわち、この第３図の従来例構成において、符号Ｉは
ｐ型シリコン半導体基板、２はこの半導体基板１の主面
上に選択的に形成されてＮＭＯＳトランジスタの活性領
域となるそれぞれにｎゝ型拡散領域を示しており、３は
これらの各１１型拡散領域２．２間に対応して各素子間
を分離するための厚い分離領域、いわゆるフィールド酸
化膜、４はこの分離領域３の下部に形成されて各ｎ＋型
拡散領域２．２間でのチャネルカットをなすためのｐ”
型アイソレーション領域である。
ｐ型シリコン半導体基板、２はこの半導体基板１の主面
上に選択的に形成されてＮＭＯＳトランジスタの活性領
域となるそれぞれにｎゝ型拡散領域を示しており、３は
これらの各１１型拡散領域２．２間に対応して各素子間
を分離するための厚い分離領域、いわゆるフィールド酸
化膜、４はこの分離領域３の下部に形成されて各ｎ＋型
拡散領域２．２間でのチャネルカットをなすためのｐ”
型アイソレーション領域である。
しかして、この従来例による装置構成の製造については
、第４図（ａ）ないしくｄ）に示されているように、ま
ず、 ｐ型シリコン半導体基板ｌ上にあって、公知手段
により薄いシリコン酸化膜５とシリコン窒化膜６とを順
次に形成した上で、このシリコン窒化膜６を選択的にエ
ツチング除去して開口部６ａを開口させ、また、このシ
リコン窒化膜δをマスクに用いた開口部６ａからのｐ型
高濃度不純物のイオン注入によってｐ＋型アイソレーシ
ョン領域４を選択的に形成する（第４図（ａ））。
、第４図（ａ）ないしくｄ）に示されているように、ま
ず、 ｐ型シリコン半導体基板ｌ上にあって、公知手段
により薄いシリコン酸化膜５とシリコン窒化膜６とを順
次に形成した上で、このシリコン窒化膜６を選択的にエ
ツチング除去して開口部６ａを開口させ、また、このシ
リコン窒化膜δをマスクに用いた開口部６ａからのｐ型
高濃度不純物のイオン注入によってｐ＋型アイソレーシ
ョン領域４を選択的に形成する（第４図（ａ））。
ついで、前記開口部６ａに対応する部分に対し、公知手
段により素子間分離のための厚い分離領域３を形成させ
（同図（ｂ））、その後、前記シリコン窒化膜６および
薄いシリコン酸化膜５を除去した上で（同図（Ｃ））、
さらに、前記素子量分ｌｌ領域３を挟んで８ＭＯ５）ラ
ンジスタの活性領域となるそれぞれの各０１型拡散領域
２．２を形成して、航記第３図に該当する半導体装置の
構成を得るのである。
段により素子間分離のための厚い分離領域３を形成させ
（同図（ｂ））、その後、前記シリコン窒化膜６および
薄いシリコン酸化膜５を除去した上で（同図（Ｃ））、
さらに、前記素子量分ｌｌ領域３を挟んで８ＭＯ５）ラ
ンジスタの活性領域となるそれぞれの各０１型拡散領域
２．２を形成して、航記第３図に該当する半導体装置の
構成を得るのである。
（発明が解決しようとする課題）
従来例による素子間分離領域の構造およびその形成方法
の場合にあっては、前記したように半導体装置の微細化
に伴なう厚い素子間分離領域３の幅、つまり換言すると
、活性領域となる各００型拡散領域２．２間での分離幅
の縮少によって、この分離間に印加される電界が増大す
るために、ｐ＋型アイソレージジン領＠４の不純物濃度
を増加させているのであるが、一方で、この影響を受け
て新たに各ｎ＋型拡散領域２．２とｐゝ型アイソレーシ
ョン領域４との接合耐圧が劣化すると云う好ましくない
問題点を生ずるものであった。
の場合にあっては、前記したように半導体装置の微細化
に伴なう厚い素子間分離領域３の幅、つまり換言すると
、活性領域となる各００型拡散領域２．２間での分離幅
の縮少によって、この分離間に印加される電界が増大す
るために、ｐ＋型アイソレージジン領＠４の不純物濃度
を増加させているのであるが、一方で、この影響を受け
て新たに各ｎ＋型拡散領域２．２とｐゝ型アイソレーシ
ョン領域４との接合耐圧が劣化すると云う好ましくない
問題点を生ずるものであった。
この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、素子間分離
幅、すなわち各′活性領域の相互間での分離幅の微細化
を図ると共に、併せて、厚い分離領域と各活性領域との
接合耐圧を劣化させずに、素子間分離のための充分な分
離間耐圧を得られるようにした。この種の半導体装置お
よびその製造方法、こ１では、半導体装置における素子
間分離領域の構造およびその形成方法を提供することで
ある。
なされたもので、その目的とするところは、素子間分離
幅、すなわち各′活性領域の相互間での分離幅の微細化
を図ると共に、併せて、厚い分離領域と各活性領域との
接合耐圧を劣化させずに、素子間分離のための充分な分
離間耐圧を得られるようにした。この種の半導体装置お
よびその製造方法、こ１では、半導体装置における素子
間分離領域の構造およびその形成方法を提供することで
ある。
前記目的を達成するために、この発明に係る半導体装置
は、第１導電形の半導体基板上に形成される第２導電形
の活性領域の相互間を、厚い分離領域によって分離する
構造の半導体装置において、前記分離領域の下部に、訂
記活性領域に接する部分にあっては、第１導電形の低濃
度不純物領域を、それ以外の部分にあっては、第１導電
形の高濃度不純物領域をそれぞれに形成したものであり
、また、この発明に係る半導体装置の製造方法は、第１
導電形の半導体基板上にあって、酸化膜と窒化膜とを順
次に形成し、かつ窒化膜をパターニングして第１の開口
部を選択的に開口させ、この第１の開口部を通して第１
導電形の低濃度不純物拡散領域を形成する工程と、前記
低濃度不純物拡散領域の端部に対応する第１の開口部の
内壁面にサイドウオールを形成し、この第１の開口部を
サイドウオールで狭められた第２の開口部とする工程と
、前記第２の開［１部を通して第１導電形の高濃度不純
物拡散領域を、前記低濃度不純物拡散領域に重ねて形成
する工程と、前記サイドウオールを除去した上で、前記
第１の開口部に対応する部分に厚い分離領域を形成させ
る工程とを少なくとも含み、前記分離領域によって第２
導電形の活性領域の相互間を分離させるようにしたもの
である。
は、第１導電形の半導体基板上に形成される第２導電形
の活性領域の相互間を、厚い分離領域によって分離する
構造の半導体装置において、前記分離領域の下部に、訂
記活性領域に接する部分にあっては、第１導電形の低濃
度不純物領域を、それ以外の部分にあっては、第１導電
形の高濃度不純物領域をそれぞれに形成したものであり
、また、この発明に係る半導体装置の製造方法は、第１
導電形の半導体基板上にあって、酸化膜と窒化膜とを順
次に形成し、かつ窒化膜をパターニングして第１の開口
部を選択的に開口させ、この第１の開口部を通して第１
導電形の低濃度不純物拡散領域を形成する工程と、前記
低濃度不純物拡散領域の端部に対応する第１の開口部の
内壁面にサイドウオールを形成し、この第１の開口部を
サイドウオールで狭められた第２の開口部とする工程と
、前記第２の開［１部を通して第１導電形の高濃度不純
物拡散領域を、前記低濃度不純物拡散領域に重ねて形成
する工程と、前記サイドウオールを除去した上で、前記
第１の開口部に対応する部分に厚い分離領域を形成させ
る工程とを少なくとも含み、前記分離領域によって第２
導電形の活性領域の相互間を分離させるようにしたもの
である。
〔作 用）
すなわち、この発明においては、第１導電形の半導体基
板上に形成される第２導電形の活性領域の相互間を、厚
い分離領域によって分離するために、この分離領域の下
部にあって、活性領域に接する部分に第１導電形の低濃
度不純物領域を形成させると共に、それ以外の部分に第
１導電形の高濃度不純物領域を形成させるようにしたの
で、分離幅の縮少に伴なう分離間耐圧の劣化、それに分
離領域と各活性領域との接合耐圧の劣化をそれぞれ同時
に解消し得るのである。
板上に形成される第２導電形の活性領域の相互間を、厚
い分離領域によって分離するために、この分離領域の下
部にあって、活性領域に接する部分に第１導電形の低濃
度不純物領域を形成させると共に、それ以外の部分に第
１導電形の高濃度不純物領域を形成させるようにしたの
で、分離幅の縮少に伴なう分離間耐圧の劣化、それに分
離領域と各活性領域との接合耐圧の劣化をそれぞれ同時
に解消し得るのである。
（実 施 例）
以下、この発明に係る半導体装置およびその製造方法の
一実施例につき、第１図および第２図を参照して詳細に
説明する。
一実施例につき、第１図および第２図を参照して詳細に
説明する。
第１図はこの実施例を適用した半導体装置における素子
間分離領域の概要構成を模式的に示す断面図であり、ま
た、第２図（ａ）ないしくｄ）は同上素子間分離領域の
主要な形成工程を順次模式的に示すそれぞれに断面図で
ある。
間分離領域の概要構成を模式的に示す断面図であり、ま
た、第２図（ａ）ないしくｄ）は同上素子間分離領域の
主要な形成工程を順次模式的に示すそれぞれに断面図で
ある。
すなわち、この第１図に示す実施例構成においても、符
号ｌｌはｐ型シリコン半、導体基板、１８はこの半導体
基板ｌ！の主面上に選択的に形成されてＮＭＯＳトラン
ジスタの活性領域となるそれぞれにｎゝ型拡散領域を示
し、また、１７はこれらの各ｎ＋型拡散領域１８．１８
間に対応して各素子間を分離するための厚い分離領域、
いわゆるフィールド酸化膜であり、さらに、１４および
１６はこの素子間分離領域１７の下部にそれぞれに形成
されて各ｎゝ型拡散領域１８．１８間でのチャネルカッ
トをなすための第１の不純物拡散領域（ｐ−型アイソレ
ーション領域）。
号ｌｌはｐ型シリコン半、導体基板、１８はこの半導体
基板ｌ！の主面上に選択的に形成されてＮＭＯＳトラン
ジスタの活性領域となるそれぞれにｎゝ型拡散領域を示
し、また、１７はこれらの各ｎ＋型拡散領域１８．１８
間に対応して各素子間を分離するための厚い分離領域、
いわゆるフィールド酸化膜であり、さらに、１４および
１６はこの素子間分離領域１７の下部にそれぞれに形成
されて各ｎゝ型拡散領域１８．１８間でのチャネルカッ
トをなすための第１の不純物拡散領域（ｐ−型アイソレ
ーション領域）。
およびその各端部を残すようにして重ねられた第２の不
純物拡散領域（ｐ−型アイソレーション領域）である。
純物拡散領域（ｐ−型アイソレーション領域）である。
しかして、この実施例による装置構成の製造については
、第２図（ａ）ないしくｄ）に示されているように、ま
ず、ｐ型シリコン半導体基板ｉｌ上にあって、公知手段
により薄いシリコン酸化膜１２とシリコン窒化膜１３と
を順次に形成した上で、このシリコン窒化膜１３を選択
的にパターニング除去して第１の開口部１３ａを開口さ
せ、また、このシリコン窒化膜１３をマスクに用いた第
１の開口部１３ａからのＢイオンまたはＢＦ２イオン１
４ａの注入によって、低濃度による第１の不純物拡散領
域（ｐ−型アイソレーション領域） ＋４を選択的に形
成する（第２図（ａ））。
、第２図（ａ）ないしくｄ）に示されているように、ま
ず、ｐ型シリコン半導体基板ｉｌ上にあって、公知手段
により薄いシリコン酸化膜１２とシリコン窒化膜１３と
を順次に形成した上で、このシリコン窒化膜１３を選択
的にパターニング除去して第１の開口部１３ａを開口さ
せ、また、このシリコン窒化膜１３をマスクに用いた第
１の開口部１３ａからのＢイオンまたはＢＦ２イオン１
４ａの注入によって、低濃度による第１の不純物拡散領
域（ｐ−型アイソレーション領域） ＋４を選択的に形
成する（第２図（ａ））。
ついで、前記第１の開口部１３ａを含んだシリコン窒化
膜１３上にあって、多結晶シリコン膜１５を堆積させ（
同図（ｂ））ると共に、この多結晶シリコン膜１５を異
方性エツチングして、前記シリコン窒化膜１３での第１
の開口部１３ａの内壁面、ひいては、前記第１の不純物
拡散領域１４の端部に対応する部分上に、それぞれ多結
晶シリコン膜からなるサイドウオール１５ａ、１５ａを
形成し、この第１の開口部１３ａをして、これらの各サ
イドウオール１５ａ、１５ａによって狭められた第２の
開口部１３ｂとする（同図（Ｃ））。
膜１３上にあって、多結晶シリコン膜１５を堆積させ（
同図（ｂ））ると共に、この多結晶シリコン膜１５を異
方性エツチングして、前記シリコン窒化膜１３での第１
の開口部１３ａの内壁面、ひいては、前記第１の不純物
拡散領域１４の端部に対応する部分上に、それぞれ多結
晶シリコン膜からなるサイドウオール１５ａ、１５ａを
形成し、この第１の開口部１３ａをして、これらの各サ
イドウオール１５ａ、１５ａによって狭められた第２の
開口部１３ｂとする（同図（Ｃ））。
引き続いて、こＳでも同様に今度は、前記シリコン窒化
膜１３をマスクに用いた第２の開口部１３ｂからの、再
度のＢイオンまたはＢＦ２イオン１６ａの注入により、
前記第１の不純物拡散領域１４に重ねて、この不純物拡
散領域１４よりも不純物濃度を充分に濃くした高濃度に
よる第２の不純物拡散領域（ｐ−型アイソレーション領
域）１６を前記各サイドウオール１５ａ、１５ａで狭め
られた部分に形成し、その後、これらの多結晶シリコン
膜による各サイドウオール１５ａ、１５ａを共にエツチ
ング除去した上で、前記第１の開口部１３ａに対応する
部分にあって、例えば、ＬＯＧＯ５法などの公知手段に
より素子間分離のための厚い分離領域１７を形成させ、
かつ前記シリコン窒化膜１３およＶ薄いシリコン酸化膜
１２を除去してから、さらに、この素子間分離領域１７
を挟んでＮＭＯＳトランジスタの活性領域となるそれぞ
れの各００型拡散領域１８．１８を形成するのであり（
同図（ｄ））、このようにして、前記第１図に該当する
所期通りの半導体装置の構成を得るのである。
膜１３をマスクに用いた第２の開口部１３ｂからの、再
度のＢイオンまたはＢＦ２イオン１６ａの注入により、
前記第１の不純物拡散領域１４に重ねて、この不純物拡
散領域１４よりも不純物濃度を充分に濃くした高濃度に
よる第２の不純物拡散領域（ｐ−型アイソレーション領
域）１６を前記各サイドウオール１５ａ、１５ａで狭め
られた部分に形成し、その後、これらの多結晶シリコン
膜による各サイドウオール１５ａ、１５ａを共にエツチ
ング除去した上で、前記第１の開口部１３ａに対応する
部分にあって、例えば、ＬＯＧＯ５法などの公知手段に
より素子間分離のための厚い分離領域１７を形成させ、
かつ前記シリコン窒化膜１３およＶ薄いシリコン酸化膜
１２を除去してから、さらに、この素子間分離領域１７
を挟んでＮＭＯＳトランジスタの活性領域となるそれぞ
れの各００型拡散領域１８．１８を形成するのであり（
同図（ｄ））、このようにして、前記第１図に該当する
所期通りの半導体装置の構成を得るのである。
従って、前記のように構成されたこの実施例による素子
間分離構造においては、厚い素子間分離領域１７の縮少
、微細化によって生ずるところの。
間分離構造においては、厚い素子間分離領域１７の縮少
、微細化によって生ずるところの。
分離間耐圧の劣化を高濃度不純物による第２の不純物拡
散領域（ｐ＋４″型アイソレーション領域）１６によっ
て解消できると共に、併せて、この厚い素子間分離領域
１７と、各活性領域としてのｎ０型拡散領域１８．１８
とが接する近傍での不純物濃度を低くしであること、つ
まり、低濃度不純物による第１の不純物拡散領域（ｐ−
型アイソレーション領域）１４の介在により、この素子
間分離領域１７での不純物の増加によって生ずる各領域
間の接合耐圧の劣化をも防止できることになるもので、
結果的には、こＸで意図するところの、半導体装置にお
ける素子間分離構造の微細化を容易に達成し得るのであ
る。
散領域（ｐ＋４″型アイソレーション領域）１６によっ
て解消できると共に、併せて、この厚い素子間分離領域
１７と、各活性領域としてのｎ０型拡散領域１８．１８
とが接する近傍での不純物濃度を低くしであること、つ
まり、低濃度不純物による第１の不純物拡散領域（ｐ−
型アイソレーション領域）１４の介在により、この素子
間分離領域１７での不純物の増加によって生ずる各領域
間の接合耐圧の劣化をも防止できることになるもので、
結果的には、こＸで意図するところの、半導体装置にお
ける素子間分離構造の微細化を容易に達成し得るのであ
る。
なお、前記実施例においては、この発明をＮＭＯＳトラ
ンジスタの素子間分離構造に通用する場合について述べ
たが、その他の例えば、ＣＭＯＳトランジスタなどに対
しても容易に適用可能であって、同様な作用、効果を得
られることは勿論である。
ンジスタの素子間分離構造に通用する場合について述べ
たが、その他の例えば、ＣＭＯＳトランジスタなどに対
しても容易に適用可能であって、同様な作用、効果を得
られることは勿論である。
また、この実施例の場合、先に第１の不純物拡散領域を
形成させ、ついで、サイドウオールの形成後、第２の不
純物拡散領域を形成させるようにしているが、この工程
順序を反対にしてもよく、あるいはまた、このような２
回に亙るイオン注入によらずとも、１回だけのイ°オン
注入によって所望の拡散領域を得ることも可能であり、
さらに、この実施例では、サイドウオールに多結晶シリ
コン膜を用いているが、例えば、これに替えてシリコン
酸化膜などを用いてもよく、特に薄いシリコン酸化膜上
に薄い多結晶シリコン膜を形成した２層構造を適用する
ことが有効で、これらによってもそれぞれに同様な作用
、効果が得られるものである。
形成させ、ついで、サイドウオールの形成後、第２の不
純物拡散領域を形成させるようにしているが、この工程
順序を反対にしてもよく、あるいはまた、このような２
回に亙るイオン注入によらずとも、１回だけのイ°オン
注入によって所望の拡散領域を得ることも可能であり、
さらに、この実施例では、サイドウオールに多結晶シリ
コン膜を用いているが、例えば、これに替えてシリコン
酸化膜などを用いてもよく、特に薄いシリコン酸化膜上
に薄い多結晶シリコン膜を形成した２層構造を適用する
ことが有効で、これらによってもそれぞれに同様な作用
、効果が得られるものである。
（発明の効果）
以上詳述したように、この発明によれば、第１導電形の
半導体基板上に形成される第２導電形の活性領域の相互
間を、厚い分離領域によって分離する構造の半導体装置
において、厚い分離領域の下部に、活性領域に接する側
の部分にあって、第１導電形の低濃度不純物領域を形成
させると共に、それ以外の部分にあって、第１導電形の
高濃度不純物領域を形成させるようにしたので、厚い分
離領域の下部に形成されるところの１本来の高濃度不純
物領域に併せた活性領域に接する側での低濃度不純物領
域の介在によって、従来構造の場合に問題とされていた
分離幅の縮少に伴なう分離間耐圧の劣化、それに、分Ｈ
ＪｉＲ域と各活性領域との接合耐圧の劣化を、それぞれ
共に解消し得るのであり、また、その製造についても比
較的簡単であって、この結果、半導体装置における素子
間分離構造の微細化を極めて容易に達成できると云う優
れた特長がある。
半導体基板上に形成される第２導電形の活性領域の相互
間を、厚い分離領域によって分離する構造の半導体装置
において、厚い分離領域の下部に、活性領域に接する側
の部分にあって、第１導電形の低濃度不純物領域を形成
させると共に、それ以外の部分にあって、第１導電形の
高濃度不純物領域を形成させるようにしたので、厚い分
離領域の下部に形成されるところの１本来の高濃度不純
物領域に併せた活性領域に接する側での低濃度不純物領
域の介在によって、従来構造の場合に問題とされていた
分離幅の縮少に伴なう分離間耐圧の劣化、それに、分Ｈ
ＪｉＲ域と各活性領域との接合耐圧の劣化を、それぞれ
共に解消し得るのであり、また、その製造についても比
較的簡単であって、この結果、半導体装置における素子
間分離構造の微細化を極めて容易に達成できると云う優
れた特長がある。
第１図はこの発明の一実施例を適用した半導体装置にお
ける素子間分離領域の概要構成を模式的に示す断面図、
第２図（ａ）ないしくｄ）は同上素子間分離領域の主要
な形成工程を順次模式的に示すそれぞれに断面図であり
、また、第３図は従来例での半導体装置における素子間
分離傾城の概要構成を模式的に示す断面図、第午図（ａ
）ないしくｄ）は同上素子間分離領域の主要な形成工程
を順次模式的に示すそれぞれに断面図である。 １１・・・・ｐ型シリコン半導体基板、１２・・・・薄
いシリコン酸化膜、１３・・・・シリコン窒化膜、１３
ａ、ｔ３ｂ・・・・第１．第２の開口部、１４・・・・
第１の不純物拡散領域（ｐ−型アイソレーション領域）
、１４ａ・・・・ｎイオンまたは［ｌＦ２イオン、１５
・・・・多結晶シリコン膜、Ｊ５ａ・・・・サイドウオ
ール、１６・・・・第２の不純物拡散領域（ｐ”型アイ
ソレーション領域）５１６ａ・・・・ｎイオンまたはＢ
Ｆ２イオン、１７・・・・厚い分離領域、Ｉ８・・・・
ｎ０型拡散領域（活性領域）。 代理人 大 岩 増 雄第２図゛十韓 １５ ； ９ ＃＾シ１ノコン狭 １６ａ；Ｂ／１オンｌ ｒ＝ ｔＸ ＢＦ２イｑン輛ζ 第２図 第３図 第４図 仝の３ ｗｊＩｈ４ 図 ３、補正をする者 代表者 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書１２頁３行の「によらずとも、」の後に「
サイドウオール形成後、すなわち第２図（Ｃ）における
」を加入する。 以上
ける素子間分離領域の概要構成を模式的に示す断面図、
第２図（ａ）ないしくｄ）は同上素子間分離領域の主要
な形成工程を順次模式的に示すそれぞれに断面図であり
、また、第３図は従来例での半導体装置における素子間
分離傾城の概要構成を模式的に示す断面図、第午図（ａ
）ないしくｄ）は同上素子間分離領域の主要な形成工程
を順次模式的に示すそれぞれに断面図である。 １１・・・・ｐ型シリコン半導体基板、１２・・・・薄
いシリコン酸化膜、１３・・・・シリコン窒化膜、１３
ａ、ｔ３ｂ・・・・第１．第２の開口部、１４・・・・
第１の不純物拡散領域（ｐ−型アイソレーション領域）
、１４ａ・・・・ｎイオンまたは［ｌＦ２イオン、１５
・・・・多結晶シリコン膜、Ｊ５ａ・・・・サイドウオ
ール、１６・・・・第２の不純物拡散領域（ｐ”型アイ
ソレーション領域）５１６ａ・・・・ｎイオンまたはＢ
Ｆ２イオン、１７・・・・厚い分離領域、Ｉ８・・・・
ｎ０型拡散領域（活性領域）。 代理人 大 岩 増 雄第２図゛十韓 １５ ； ９ ＃＾シ１ノコン狭 １６ａ；Ｂ／１オンｌ ｒ＝ ｔＸ ＢＦ２イｑン輛ζ 第２図 第３図 第４図 仝の３ ｗｊＩｈ４ 図 ３、補正をする者 代表者 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書１２頁３行の「によらずとも、」の後に「
サイドウオール形成後、すなわち第２図（Ｃ）における
」を加入する。 以上
Claims (2)
- （１）第１導電形の半導体基板上に形成される第２導電
形の活性領域の相互間を、厚い分離領域によつて分離す
る構造の半導体装置において、前記分離領域の下部に、
前記活性領域に接する部分にあつては、第１導電形の低
濃度不純物領域を、それ以外の部分にあつては、第１導
電形の高濃度不純物領域をそれぞれに形成したことを特
徴とする半導体装置。 - （２）第１導電形の半導体基板上にあつて、酸化膜と窒
化膜とを順次に形成し、かつ窒化膜をパターニングして
第１の開口部を選択的に開口させ、この第１の開口部を
通して第１導電形の低濃度不純物拡散領域を形成する工
程と、前記低濃度不純物拡散領域の端部に対応する第１
の開口部の内壁面にサイドウォールを形成し、この第１
の開口部をサイドウォールで狭められた第２の開口部と
する工程と、前記第２の開口部を通して第１導電形の高
濃度不純物拡散領域を、前記低濃度不純物拡散領域に重
ねて形成する工程と、前記サイドウォールを除去した上
で、前記第１の開口部に対応する部分に厚い分離領域を
形成させる工程とを少なくとも含み、前記分離領域によ
つて第２導電形の活性領域の相互間を分離することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4700889A JPH02226743A (ja) | 1989-02-28 | 1989-02-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4700889A JPH02226743A (ja) | 1989-02-28 | 1989-02-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02226743A true JPH02226743A (ja) | 1990-09-10 |
Family
ID=12763141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4700889A Pending JPH02226743A (ja) | 1989-02-28 | 1989-02-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02226743A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04332167A (ja) * | 1991-05-02 | 1992-11-19 | Nec Corp | 半導体集積回路 |
| US5512495A (en) * | 1994-04-08 | 1996-04-30 | Texas Instruments Incorporated | Method of manufacturing extended drain resurf lateral DMOS devices |
-
1989
- 1989-02-28 JP JP4700889A patent/JPH02226743A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04332167A (ja) * | 1991-05-02 | 1992-11-19 | Nec Corp | 半導体集積回路 |
| US5512495A (en) * | 1994-04-08 | 1996-04-30 | Texas Instruments Incorporated | Method of manufacturing extended drain resurf lateral DMOS devices |
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