JPH022179B2 - - Google Patents
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マルチプロセサシステムにおける
制御方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a control method in a multiprocessor system.
第４図は例えば文献“フオールト・トレラン
ト・コンピユータ”（日経エレクトロニクス、
1983.5.9）に示された従来のマルチプロセサシス
テムの構成図である。図において、１−１〜１−
Ｎはマイクロプロセサ、２−１〜２−Ｎはマイク
ロプロセサ１−１〜１−Ｎがそれぞれ個別に備え
ているメモリであり、上記のマイクロプロセサ１
−１〜１−Ｎは該メモリ２−１〜２−Ｎ内に格納
されているプログラムに応じて処理を実行する。
３−１〜３−Ｎは入出力装置であり、上記のマイ
クロプロセサ１−１〜１−Ｎの処理に応じてデー
タの入出力を行なうものである。４はマイクロプ
ロセサ１−１〜１−Ｎと入出力装置３−１〜３−
Ｎが共通にアクセスすることができる共有メモ
リ、５は共有メモリ４内にある作業キユー、６は
マイクロプロセサ１−１〜１−Ｎならびに入出力
装置３−１〜３−Ｎを共有メモリ４と並列に接続
しているバスである。そして、マイクロプロセサ
１−１〜１−Ｎは、作業キユー５の示す番号に応
じた実行プログラムを共有メモリ４から取り出し
てメモリ２−１〜２−Ｎに格納した後、該実行プ
ログラムに応じた処理を行なう。
Figure 4 shows, for example, the document “Fault Tolerant Computer” (Nikkei Electronics,
1983.5.9)) is a configuration diagram of a conventional multiprocessor system. In the figure, 1-1 to 1-
N is a microprocessor, and 2-1 to 2-N are memories each of the microprocessors 1-1 to 1-N are individually provided with.
-1 to 1-N execute processing according to the programs stored in the memories 2-1 to 2-N.
3-1 to 3-N are input/output devices, which input and output data in accordance with the processing of the microprocessors 1-1 to 1-N. 4 indicates microprocessors 1-1 to 1-N and input/output devices 3-1 to 3-
5 is a work queue in the shared memory 4, and 6 is a shared memory that can be commonly accessed by N and 6 is a shared memory that can be accessed in common. These are buses connected in parallel. Then, the microprocessors 1-1 to 1-N retrieve the execution program corresponding to the number indicated by the work queue 5 from the shared memory 4 and store it in the memories 2-1 to 2-N, and then execute the execution program corresponding to the execution program. Process.
従来のマルチプロセサシステムは上記のように
構成され、マイクロプロセサ１−１〜１−Ｎは共
有メモリ４内にある作業キユー５をバス６を経由
してアクセスすることにより、実行すべきプログ
ラム名を読みとる。次いで、マイクロプロセサ１
−１〜１−Ｎは、上記の作業キユー５から読みと
つたプログラム名に対応するプログラムを共有メ
モリ４から自己の所有するメモリ２−１〜２−Ｎ
へ読みとる。更に、上記のマイクロプロセサ１−
１〜１−Ｎは読みとつたプログラムに応じて、入
出力装置３−１〜３−Ｎからデータを読みとるた
めの入力処理、そのデータを使用した演算処理、
そしてその演算結果を入出力装置３−１〜３−Ｎ
へ出力するための出力処理を適宜に実行してい
く。 The conventional multiprocessor system is configured as described above, and the microprocessors 1-1 to 1-N read the name of the program to be executed by accessing the work queue 5 in the shared memory 4 via the bus 6. . Next, microprocessor 1
-1 to 1-N transfer the program corresponding to the program name read from the work queue 5 from the shared memory 4 to the memories 2-1 to 2-N that they own.
Read to. Furthermore, the above microprocessor 1-
1 to 1-N are input processing for reading data from input/output devices 3-1 to 3-N according to the read program, arithmetic processing using the data,
The calculation results are then sent to the input/output devices 3-1 to 3-N.
The output process for outputting to is executed as appropriate.
上記のような従来のマルチプロセサシステムで
は、マイクロプロセサ１−１〜１−Ｎがメモリ２
−１〜２−Ｎに所有しているプログラム以外の処
理を実行する必要が生じた場合には、共有メモリ
４から該当するプログラムを読みとる必要があ
り、プログラムを実行させるまでの待ち時間が長
くなるという問題点があつた。
In the conventional multiprocessor system as described above, microprocessors 1-1 to 1-N are connected to memory 2.
If it becomes necessary to execute a process other than a program owned by -1 to 2-N, it is necessary to read the corresponding program from the shared memory 4, which increases the waiting time until the program is executed. There was a problem.
この発明は、かかる問題点を解決するためにな
されたもので、各マイクロプロセサにそれぞれ異
なる数種の実行プログラムモジユールを所有さ
せ、上記の各マイクロプロセサは自己が所有しな
いプログラムモジユールの処理が必要となつたと
きに、バスを経由して他のマイクロプロセサに割
込みコマンドと必要な実行プログラムモジユール
番号を出力し、該当するプログラムモジユールを
所有するマイクロプロセサにそのプログラムの処
理を実行させるようにしたマルチプロセサシステ
ムにおける制御方式を得ることを目的とする。 The present invention was made in order to solve this problem, and each microprocessor is made to own several different types of execution program modules, and each of the above microprocessors is incapable of processing program modules that it does not own. When necessary, it outputs an interrupt command and the necessary execution program module number to other microprocessors via the bus, and causes the microprocessor that owns the corresponding program module to execute the processing of that program. The purpose of this study is to obtain a control method for a multiprocessor system using a multiprocessor system.
この発明に係るマルチプロセサシステムにおけ
る制御方式は、各マイクロプロセサに割込み判定
回路を設け、割込み命令のプログラムモジユール
番号と各マイクロプロセサが所有するプログラム
モジユール番号が一致したときに、該当するプロ
グラムモジユールを所有するマイクロプロセサが
該当するプログラムを実行するようにしたもので
ある。
The control method in the multiprocessor system according to the present invention is such that each microprocessor is provided with an interrupt determination circuit, and when the program module number of an interrupt instruction and the program module number owned by each microprocessor match, the corresponding program module is The microprocessor that owns the computer executes the corresponding program.
この発明においては、マイクロプロセサが自己
の所有しないプログラムモジユールを実行する必
要が生じた時に、他のマイクロプロセサに割込み
を行ない、該当するプログラムモジユールを所有
するマイクロプロセサに該当するプログラムを実
行させるようにしたので、プログラムをロードす
るための待ち時間を短縮できるとともに、高速処
理を行なうことができる。
In this invention, when a microprocessor needs to execute a program module that it does not own, it interrupts another microprocessor and causes the microprocessor that owns the program module to execute the corresponding program. As a result, the waiting time for loading a program can be shortened, and high-speed processing can be performed.
以下、この発明の一実施例を図について説明す
る。第３図は、マイクロプロセサ１−１〜１−Ｎ
が他のマイクロプロセサへ出力する割込み実行命
令のフオーマツトであり、例えばコマンド部７と
プログラム番号部８で構成されている。
An embodiment of the present invention will be described below with reference to the drawings. Figure 3 shows microprocessors 1-1 to 1-N.
is the format of an interrupt execution instruction to be output to another microprocessor, and is composed of, for example, a command section 7 and a program number section 8.
第１図は、この発明によるマルチプロセサシス
テムの構成図であり、９−１〜９−Ｎはマイクロ
プロセサ１−１〜１−Ｎに設けられた割込み判定
回路で、第３図に示した割込み実行命令を入力
し、該入力が割込み実行命令であるかどうかを判
定する。なお、その他の構成は第４図に示したも
のと同様であるので、その詳細な説明は省略す
る。 FIG. 1 is a block diagram of a multiprocessor system according to the present invention, and 9-1 to 9-N are interrupt judgment circuits provided in microprocessors 1-1 to 1-N, and interrupt execution shown in FIG. An instruction is input and it is determined whether the input is an interrupt execution instruction. Note that the other configurations are the same as those shown in FIG. 4, so detailed explanation thereof will be omitted.
第２図は第１図に示した割込み判定回路９−１
〜９−Ｎのブロツク図であり、１０は第３図に示
したコマンド部７に対応するコマンド信号、１１
は同様にプログラム番号部８に対応するプログラ
ム番号信号を示している。１２はデコード回路で
バス６からの上記したコマンド信号１０を入力
し、これが割込み実行命令かどうかを判定し、割
込み実行命令であれば一致信号を出力する。１４
はステータスメモリで、ここに各マイクロプロセ
サが所有するプログラムモジユール番号を全部保
持しておき、その値をプログラム番号値１５とし
て出力する。１６はプログラム番号一致検出回路
で、バス６からの上記したプログラム番号信号１
１と、上記のステータスメモリ１４からのプログ
ラム番号値１５を入力し、プログラム番号信号１
１と一致したプログラム番号値１８を出力する。
１９はAND回路で、デコード回路１２からの一
致信号と、プログラム番号一致検出回路１６から
のプログラム番号一致信号１７を入力し、割込み
信号２０を出力する。２１はマイクロプロセサ１
−１〜１−Ｎ内にあるCPUであり、上記のAND
回路１９の出力である割込み信号２０を受け、一
致したプログラム番号値１８に対応したプログラ
ムを実行する。 Figure 2 shows the interrupt determination circuit 9-1 shown in Figure 1.
9-N, 10 is a command signal corresponding to the command section 7 shown in FIG.
Similarly, indicates a program number signal corresponding to the program number section 8. Reference numeral 12 denotes a decoding circuit which inputs the above-mentioned command signal 10 from the bus 6, determines whether it is an interrupt execution command, and outputs a match signal if it is an interrupt execution command. 14
is a status memory in which all program module numbers owned by each microprocessor are held, and the value is output as a program number value 15. 16 is a program number match detection circuit, which receives the above-mentioned program number signal 1 from bus 6.
1 and the program number value 15 from the status memory 14 above, and the program number signal 1.
Outputs the program number value 18 that matches 1.
19 is an AND circuit which inputs the match signal from the decoding circuit 12 and the program number match signal 17 from the program number match detection circuit 16, and outputs an interrupt signal 20; 21 is microprocessor 1
-1 to 1-N, and the above AND
Upon receiving the interrupt signal 20 which is the output of the circuit 19, the program corresponding to the matched program number value 18 is executed.
上記のように構成されたマルチプロセサシステ
ムにおいて、自己が所有しないプログラムモジユ
ールの処理が必要となつたマイクロプロセサ１−
１〜１−Ｎは、第３図に示した割込み実行命令
（コマンド部７とプログラム番号部８からなる）
をバス６を経由して他のマイクロプロセサ１−１
〜１−Ｎへ出力する。割込み実行命令を受けた他
のマイクロプロセサ１−１〜１−Ｎは、割込み判
定回路９−１〜９−Ｎのデコード回路１２にバス
６から上記割込み実行命令のコマンド部７に対応
するコマンド信号１０を入力し、割込み実行命令
が出力されたことを検出して一致信号１３を出力
する。また、プログラム番号一致検出回路１６で
バス６から上記割込み実行命令のプログラム番号
部８に対応するプログラム番号信号１１を入力す
る。そして、プログラム番号一致検出回路１６
は、自己が所有するプログラム番号を記憶してい
るステータスメモリ１４からプログラム番号値１
５を入力し、上記プログラム番号信号１１とプロ
グラム番号値１５の両者を比較する。両者が一致
した場合はその出力からプログラム番号一致信号
１７を出力する。上記した一致信号１３とプログ
ラム番号一致信号とは、AND回路１９において
両者のAND条件がとられてCPU２１へ割込み信
号２０を出力する。該CPU２１は、割込み信号
２０が入力されると上記のプログラム番号一致検
出回路１６から一致したプログラム番号値１８を
入力し、割込み実行命令を出力したマイクロプロ
セサにかわり、プログラム番号に対応したプログ
ラムの処理を実行する。 In a multiprocessor system configured as described above, a microprocessor 1-
1 to 1-N are interrupt execution instructions shown in FIG. 3 (composed of command section 7 and program number section 8)
to other microprocessors 1-1 via bus 6
~ Output to 1-N. The other microprocessors 1-1 to 1-N that have received the interrupt execution instruction send a command signal corresponding to the command part 7 of the interrupt execution instruction from the bus 6 to the decode circuit 12 of the interrupt determination circuit 9-1 to 9-N. 10 is input, it detects that an interrupt execution command has been output, and outputs a match signal 13. Further, a program number signal 11 corresponding to the program number portion 8 of the interrupt execution instruction is inputted from the bus 6 to the program number coincidence detection circuit 16 . Then, the program number match detection circuit 16
acquires the program number value 1 from the status memory 14 that stores the program numbers it owns.
5 is input, and both the program number signal 11 and the program number value 15 are compared. If the two match, a program number match signal 17 is output from the output. The above-mentioned match signal 13 and program number match signal are subjected to an AND condition in an AND circuit 19, and an interrupt signal 20 is output to the CPU 21. When the interrupt signal 20 is input, the CPU 21 inputs the matching program number value 18 from the program number matching detection circuit 16, and processes the program corresponding to the program number instead of the microprocessor that outputs the interrupt execution instruction. Execute.
なお、上記実施例ではバス６上で割込み実行命
令の伝送を行なつたが、別に専用の信号ラインを
設けても同様の動作を期待できる。 In the above embodiment, the interrupt execution command was transmitted on the bus 6, but the same operation can be expected even if a dedicated signal line is provided separately.
この発明は以上説明したとおり、マルチプロセ
サシステムの中で、マイクロプロセサが自己の所
有しないプログラムモジユールを実行させる必要
が生じた時に、他のマイクロプロセサへ割込み実
行命令を出力し、該当するプログラムモジユール
を所有しているマイクロプロセサを意識すること
なく該当するプログラムの実行を行なわせるよう
に構成したので、プログラムをロードするための
待ち時間が短縮され高速処理が行なえるととも
に、プログラムモジユールがどのマイクロプロセ
サにあるかを意識せずに容易にプログラムできる
効果がある。
As explained above, in a multiprocessor system, when a microprocessor needs to execute a program module that it does not own, it outputs an interrupt execution instruction to another microprocessor and executes the corresponding program module. Since the configuration is configured so that the corresponding program is executed without being aware of the microprocessor that owns the program module, the waiting time for loading the program is shortened and high-speed processing is possible. This has the effect of making it easy to program without being aware of what is in the processor.
第１図はこの発明の一実施例によるマルチプロ
セサシステムの構成図、第２図は第１図に示した
割込み判定回路の一実施例を示すブロツク図、第
３図はこの発明における割込み実行命令のフオー
マツト図、第４図は従来のマルチプロセサシステ
ムの構成図である。
図において、２−１〜２−Ｎはメモリ、９−１
〜９−Ｎは割込み判定回路、１０はコマンド信
号、１１はプログラム番号信号、１２はデコード
回路、１３は一致信号、１４はステータスメモ
リ、１５はプログラム番号値、１６はプログラム
番号一致検出回路、１７はプログラム番号一致信
号、１８は一致したプログラム番号値、１９は
AND回路、２０は割込み信号、２１はCPUであ
る。なお、各図中同一符号は同一または相当部分
を示す。
FIG. 1 is a block diagram of a multiprocessor system according to an embodiment of the present invention, FIG. 2 is a block diagram showing an embodiment of the interrupt determination circuit shown in FIG. 1, and FIG. 3 is a block diagram of an interrupt execution instruction according to the present invention. The format diagram, FIG. 4, is a block diagram of a conventional multiprocessor system. In the figure, 2-1 to 2-N are memories, 9-1
~9-N is an interrupt determination circuit, 10 is a command signal, 11 is a program number signal, 12 is a decoding circuit, 13 is a coincidence signal, 14 is a status memory, 15 is a program number value, 16 is a program number coincidence detection circuit, 17 is the program number match signal, 18 is the matched program number value, and 19 is the matched program number value.
20 is an interrupt signal, and 21 is a CPU. Note that the same reference numerals in each figure indicate the same or corresponding parts.
Claims (1)
複数のマイクロプロセサと、上記複数のマイクロ
プロセサの処理に応じてデータの入出力を行なう
複数の入出力装置と、上記複数のマイクロプロセ
サならびに入出力装置が共通にアクセスできる共
有メモリを有し、上記複数のマイクロプロセサと
複数の入出力装置と共有メモリをバスで接続し処
理プログラムをモジユール構造にして上記各マイ
クロプロセサが各モジユールを任意に実行できる
ようにしたマルチプロセサシステムにおいて、上
記複数のマイクロプロセサは、上記各モジユール
のうち個別に自己が所有するモジユールを格納す
るメモリと、自己が所有する上記モジユールの番
号を格納したステータスメモリを有し、割込み実
行命令を入力し該入力が割込み実行命令であるか
どうかを判定するとともに、上記割込み実行命令
に含まれるモジユール番号と上記ステータメモリ
に格納されている番号とを比較する割込み判定回
路とを備え、上記複数のマイクロプロセサがそれ
ぞれ上記メモリに所有しているプログラムモジユ
ール以外の処理を実行させる必要が生じた時は、
上記バスを経由して他のマイクロプロセサに対し
て上記割込み実行命令を出力し、該当する割込み
処理プログラムモジユールを所有している上記他
のマイクロプロセサを意識せずに上記割込み実行
命令に応じたプログラムモジユールを実行させる
ようにしたことを特徴とするマルチプロセサシス
テムにおける制御方式。 ２ 割込み判定回路は、上記割込み実行命令によ
るコマンド信号を受けて該割込み実行命令が出力
されたことを検出して一致信号を出力するデコー
ド回路と、上記割込み実行命令によるプログラム
番号信号を受けて自己が所有するプログラム番号
を記憶しているステータスメモリからプログラム
番号値を入力し、該プログラム番号値と上記プロ
グラム番号信号とを比較して両者が一致したとき
プログラム番号一致信号を出力するプログラム番
号一致検出回路と、上記一致信号とプログラム番
号一致信号とのAND条件をとり割込み信号を出
力するAND回路と、上記割込み信号が入力され
たときに上記プログラム番号一致検出回路から一
致したプログラム番号値を入力し、上記割込み実
行命令を出力したマイクロプロセサにかわり上記
プログラム番号値に対応したプログラムの処理を
実行するCPUとからなることを特徴とする上記
特許請求の範囲第１項記載のマルチプロセサシス
テムにおける制御方式。[Scope of Claims] 1. A plurality of microprocessors that operate according to programs owned by themselves, a plurality of input/output devices that input and output data according to the processing of the plurality of microprocessors, and a plurality of the microprocessors. It has a shared memory that can be commonly accessed by processors and input/output devices, and the multiple microprocessors, multiple input/output devices, and shared memory are connected via a bus, and the processing program has a modular structure so that each of the microprocessors can access each module. In a multiprocessor system that can be executed arbitrarily, each of the plurality of microprocessors has a memory that stores the module that it owns among the modules that it owns, and a status memory that stores the number of the module that it owns. an interrupt determination circuit that inputs an interrupt execution instruction, determines whether the input is an interrupt execution instruction, and compares a module number included in the interrupt execution instruction with a number stored in the stator memory; and when it becomes necessary to cause each of the plurality of microprocessors to execute processing other than the program module held in the memory,
Outputs the above interrupt execution instruction to another microprocessor via the above bus, and responds to the above interrupt execution instruction without being aware of the other microprocessor that owns the corresponding interrupt processing program module. A control method for a multiprocessor system characterized by executing a program module. 2. The interrupt determination circuit includes a decode circuit that receives a command signal from the interrupt execution command, detects that the interrupt execution command has been output, and outputs a match signal, and a decode circuit that receives a program number signal from the interrupt execution command and detects that the interrupt execution command has been output. A program number match detection device that inputs a program number value from a status memory that stores program numbers owned by the company, compares the program number value with the above program number signal, and outputs a program number match signal when the two match. an AND circuit that takes an AND condition between the match signal and the program number match signal and outputs an interrupt signal; and an AND circuit that receives the matched program number value from the program number match detection circuit when the interrupt signal is input. , and a CPU that executes processing of a program corresponding to the program number value in place of the microprocessor that outputs the interrupt execution instruction.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20796484A JPS6186863A (en) | 1984-10-05 | 1984-10-05 | Control system for multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20796484A JPS6186863A (en) | 1984-10-05 | 1984-10-05 | Control system for multiprocessor system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6186863A JPS6186863A (en) | 1986-05-02 |
| JPH022179B2 true JPH022179B2 (en) | 1990-01-17 |
Family
ID=16548436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20796484A Granted JPS6186863A (en) | 1984-10-05 | 1984-10-05 | Control system for multiprocessor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6186863A (en) |
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| JPS57100551A (en) * | 1980-12-15 | 1982-06-22 | Toshiba Corp | Computer system |
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| JPS5960673A (en) * | 1982-09-30 | 1984-04-06 | Toshiba Corp | Electronic computer system |
-
1984
- 1984-10-05 JP JP20796484A patent/JPS6186863A/en active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5960673A (en) * | 1982-09-30 | 1984-04-06 | Toshiba Corp | Electronic computer system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6186863A (en) | 1986-05-02 |
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