JPS62269237A - Data processor - Google Patents

Data processor

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Publication number
JPS62269237A
JPS62269237A JP11292186A JP11292186A JPS62269237A JP S62269237 A JPS62269237 A JP S62269237A JP 11292186 A JP11292186 A JP 11292186A JP 11292186 A JP11292186 A JP 11292186A JP S62269237 A JPS62269237 A JP S62269237A
Authority
JP
Japan
Prior art keywords
instruction
processor
output
register
field
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11292186A
Other languages
Japanese (ja)
Inventor
Katsuyuki Kaneko
克幸 金子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP11292186A priority Critical patent/JPS62269237A/en
Publication of JPS62269237A publication Critical patent/JPS62269237A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To flexibly and efficiently control a peripheral device by providing a means for outputting a part of a field of an instruction which is read by a processor, to the outside at a processing stage determined in advance of said instruction, in the processor. CONSTITUTION:An output field 4 of an instruction is transferred by output registers 11-13 corresponding to an instruction register 5, a micro-instruction register 7, and an execution register 9, respectively. The contents of the output register 12, 13 are outputted to instructing terminals 14, 15, respectively. That is to say, the instructing terminals 14, 15 are terminals for outputting the corresponding value of an output field of an instruction being in a micro-instruction decoding cycle and an executing cycle, respectively. In such a way, the providing the output field 4 and the instructing terminals 14, 15, the number of instructions of a processor is increased substantially, and also, a complicated and a powerful peripheral device can be controlled.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は外部装置制御、もしくはコプロセッサ制御のだ
めの出力線を持つプロセッサに関するものである。
DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a processor having an output line for external device control or coprocessor control.

従来の技術 マイクロコンピータによって代表されるようなデータ処
理装置(以下、プロセッサと称す)を用いて所望のシス
テムを構成する場合、通常プロセッサの動作を助けまた
はプロセッサの行なうべき動作の一部をプロセッサに代
って実行するような装置を幾つか使用する。このような
装置の例としては、D M A (Direct Me
mory Access ) ニア 7トローラ、入出
力コントローラ、数値計算用付加プロセッサ等があげら
れる。これらは一般にプロセッサ周辺デバイス、或いは
単に周辺デバイスと呼ばれている。これらの周辺デバイ
スとプロセッサとの連係のとり方は2つに大別される。
BACKGROUND OF THE INVENTION When constructing a desired system using a data processing device (hereinafter referred to as a processor) such as a microcomputer, it is normal to have a processor assist the operation of the processor or perform some of the operations that the processor should perform. Use some device to do it for you. An example of such a device is the Direct Me
Examples include a near 7 controller, an input/output controller, and an additional processor for numerical calculations. These are generally called processor peripheral devices, or simply peripheral devices. There are two main ways to link these peripheral devices with the processor.

第1の方法は、システムバス、バス制御線、割り込み制
御線等のような汎用信号線を介してプロセッサと周辺デ
バイスが協調動作に必要な情報を交換するものである。
The first method is for processors and peripheral devices to exchange information necessary for cooperative operation via general-purpose signal lines such as system buses, bus control lines, interrupt control lines, and the like.

この方法によるデータ交換はプロセッサがシステムバス
のマスクである場合例えば次のような手順で行なわれる
。すなわち、■ メモリ上に置かれた周辺デバイスの命
令をプロセッサが内部のレジスタに読み込む。
Data exchange using this method is performed, for example, in the following procedure when the processor is a mask of the system bus. That is, ■ The processor reads instructions from peripheral devices placed in memory into internal registers.

■ メモリと同様にプロセッサのアドレス空間上に配置
されている周辺デバイスの命令レジスタに1プロセツサ
が■で読み込んだ命令を書き込む0 ■ 周辺デバイスは命令レジスタにセットされた命令を
デコードして、プロセッサにシステムバスの使用要求を
出す。
■ 1 The processor writes the instruction read in ■ to the instruction register of the peripheral device, which is located in the processor's address space like memory 0 ■ The peripheral device decodes the instruction set in the instruction register and sends it to the processor. Issue a request to use the system bus.

■ プロセッサからのシステムバス使用許可を得て、メ
モリアクセスを行う。
■ Obtain permission to use the system bus from the processor and access memory.

プロセッサと周辺デバイスとの協調動作を可能にする第
2の方法は、両者が専用信号線を介して密に結合する方
法である。この方法は比較的高位のプロセッサシステム
において実現されており、特にこの方法における周辺デ
バイスはコプロセッサ(Go −Pro:essor 
)と呼ばれている。このような動作を行なうプロセッサ
は、おおむね2種類の専用信号線を持っている。一方は
プロセッサもしくはコプロセッサの内部状態を夫々コプ
ロセッサ、プロセッサに伝える信号線群であり、他方は
プロセッサもしくはコプロセッサが夫々プロセッサ、コ
プロセッサに命令、データ、アドレス等の情報の出力や
入力を促す信号線群である。この方法によるデータ交換
は例えば次のような手順で行なわれる。すなわち、 ■ コプロセッサはプロセッサの内部状態を監視してい
てプロセッサと同期して命令を取り込む。
A second method for enabling cooperative operation between a processor and a peripheral device is for the two to be tightly coupled via dedicated signal lines. This method is implemented in a relatively high-level processor system, and in particular, the peripheral device in this method is a coprocessor (Go-Pro: essor).
)It is called. Processors that perform such operations generally have two types of dedicated signal lines. One is a group of signal lines that conveys the internal state of the processor or coprocessor to the coprocessor or processor, respectively, and the other is a group of signal lines that prompt the processor or coprocessor to output or input information such as instructions, data, addresses, etc. to the processor or coprocessor, respectively. This is a group of signal lines. Data exchange using this method is performed, for example, in the following procedure. That is, ① The coprocessor monitors the internal state of the processor and takes in instructions in synchronization with the processor.

取り込まれた命令がプロセッサの実行すべきものである
場合、コプロセッサはこれを読みとげす0 ■ 取シ込まれた命令がコプロセッサの実行すべき命令
である場合、プロセッサはコプロセッサに対して引き続
き読み出すデータの取り込みを促す信号を専用信号線を
介して伝える。或いは、コプロセッサはプロセッサのバ
スサイクルを引き継いで主体的にデータの取シ込みを行
なう。
If the imported instruction is an instruction that the processor should execute, the coprocessor reads it.0 ■ If the imported instruction is an instruction that the coprocessor should execute, the processor continues to instruct the coprocessor. A signal that prompts the capture of data to be read is transmitted via a dedicated signal line. Alternatively, the coprocessor takes over the bus cycle of the processor and actively fetches data.

■ コプロセッサは命令をデコードして実行準備を整え
る。
■ The coprocessor decodes the instruction and prepares it for execution.

■ コプロセッサはプロセッサの内部状態を監視し続け
、システムバスの空きサイクルを利用してメモリアクセ
スを行なう。
■ The coprocessor continues to monitor the internal state of the processor and uses free cycles on the system bus to access memory.

以上に説明したような従来の方法においては、次に示す
ような得失点が生ずる。すなわち、第1の方法において
はプロセッサには特別な制御手段が必要でない代シに、
プロセッサはメモリに書き込むのと同様に、周辺デバイ
スの命令レジスタに対応するアドレスの指定と書き込み
を行なう必要がある。まだ、システムバスの使用に関し
ても、周辺デバイスは比較的長い時間(バスサイクルの
数倍から10数倍の時間)の排他的使用を必要とする。
In the conventional method as explained above, the following points are gained and lost. That is, in the first method, the processor does not require any special control means;
Similar to writing to memory, the processor must address and write to the peripheral device's instruction register. Still, regarding the use of the system bus, peripheral devices require exclusive use for a relatively long time (several to ten times the bus cycle time).

第2の方法においては、コプロセッサはプロセッサの内
部状態、例えばプロセッサがシステムバスを使用する命
令を実行しているか否か分知ることができるため、シス
テムバスの使用効率は格段に向上する。しかしながら、
プロセッサはその内部状態を外部に知らせるだめの手段
及びコプロセッサの制御手段を設ける必要がある。
In the second method, the coprocessor can know the internal state of the processor, such as whether or not the processor is executing an instruction that uses the system bus, thereby greatly improving the efficiency of system bus use. however,
The processor needs to be provided with means for informing the outside of its internal state and means for controlling the coprocessor.

発明が解決しようとする問題点 このような従来の構成では、システム性能、特にシステ
ムバスの転送効率を向上させるためにはプロセッサ及び
周辺デバイスに複雑な付加機能を加える必要がある。こ
れは単にシステムの構成が複雑になるばかりでなく、プ
ロセッサやコブ0−(=ツサを特殊化させることを意味
する。本発明はこのような点に関してなされたもので、
プロセッサの汎用性を大きく変更せずに従来よシも柔軟
で効率の良い周辺デバイスの制御を可能にするものであ
る。
Problems to be Solved by the Invention In such a conventional configuration, it is necessary to add complex additional functions to the processor and peripheral devices in order to improve system performance, particularly the transfer efficiency of the system bus. This not only increases the complexity of the system configuration, but also means that the processor and processor must be specialized.The present invention was made in this regard.
This makes it possible to control peripheral devices more flexibly and efficiently than before without significantly changing the versatility of the processor.

問題点を解決するだめの手段 本発明は上記した問題点を解決するため、プロセッサが
読み込む命令のフィールドの一部をその命令の予め決め
られた処理段階に外部へ出力する手段をプロセッサ内に
設けるものである。
Means for Solving the Problems In order to solve the above-mentioned problems, the present invention provides means within the processor for outputting part of the field of an instruction read by the processor to the outside at a predetermined processing stage of the instruction. It is something.

作用 本発明は上記した構成により、プロセッサが周辺デバイ
スに対して、実行する命令に同期して制御信号を供給す
ることができる。さらに、システム設計者はこのような
周辺デバイスの制御をプロセッサの命令に関係なく設定
することができる。
Effect of the Invention With the above-described configuration, the processor can supply control signals to peripheral devices in synchronization with instructions to be executed. Additionally, system designers can establish control of such peripheral devices independent of processor instructions.

実施例 第1図は本発明のプロセッサの第1の実施例を示すブロ
ック図である。第1図において、1は外部データバス、
2は命令キューであシ、プロセッサの実行する命令はバ
ス1を介して命令キュー2に一旦貯えられる。プロセッ
サの命令実行サイクルに応じて命令キュー2から命令レ
ジスタ5に命令が転送されて命令デコーダ6において命
令が解釈される。この相は命令デコードサイクル(以下
Inサイクルと略す。)と呼ばれる。この結果はマイク
ロ命令レジスタ7に格納されてマイクロ命令デコーダ8
においてマイクロ命令が解釈される。
Embodiment FIG. 1 is a block diagram showing a first embodiment of the processor of the present invention. In FIG. 1, 1 is an external data bus;
2 is an instruction queue; instructions to be executed by the processor are temporarily stored in the instruction queue 2 via a bus 1; Instructions are transferred from an instruction queue 2 to an instruction register 5 in accordance with the instruction execution cycle of the processor, and are interpreted by an instruction decoder 6. This phase is called an instruction decode cycle (hereinafter abbreviated as In cycle). This result is stored in the microinstruction register 7 and sent to the microinstruction decoder 8.
Microinstructions are interpreted in

この相はマイクロ命令デコードサイクル(以下MDプサ
イルと称す。)と呼ばれる。この結果は実行レジスタ9
に格納されて実行ユニツ、ト10において命令が実行さ
れる。この相は実行サイクル(以下EXサイクルと称す
。)と呼ばれる。通常これらのサイクルは第2図に示す
ようなパイプライン化と呼ばれる方法によって連続的に
実行される。一方、命令の出力フィールド4は、夫々命
令レジスタ5、マイクロ命令レジスタ7、実行レジスタ
9に対応した出力レジスタ11,12.13によって転
送される。出力レジスタ12.13の内容は、夫々指示
端子14.16に出力される。
This phase is called the microinstruction decode cycle (hereinafter referred to as MD psyle). This result is execution register 9
The instructions are stored in the execution unit 10 and executed. This phase is called an execution cycle (hereinafter referred to as EX cycle). Normally, these cycles are executed sequentially by a method called pipelining as shown in FIG. On the other hand, the output field 4 of the instruction is transferred by output registers 11, 12, and 13 corresponding to the instruction register 5, microinstruction register 7, and execution register 9, respectively. The contents of output registers 12.13 are output to respective instruction terminals 14.16.

すなわち指示端子14.15は夫々MDサイクル、EX
サイクルにある命令の出力フィールドの対応する値を出
力する端子である。第2図を用いて前述した動作を具体
的に説明する。プロセッサにおいて、連続した4命令A
、B、C,DがToから次々と実行され、夫々の出力フ
ィールドが(0゜1)、(0,0)、(1,○)、(1
,o)である。ここで(x、y)におけるx+ 7は指
示端子14.15に対応する出力フィールドである。指
示端子14は命令C及びDのMDプサイルに対応して信
号を出力し、指示端子15は命令AのEXサイクルに対
応して信号を出力する。第3図を用いてこのような機能
を備えたプロセッサの使用例を説明する。図において、
20,21.22は夫々プロセッサ、DMAコントロー
ラ、メモリであり共通のシステムバス23に接続されて
いる。プロセッサ20の指示端子14.15は夫々DM
Aコントローラ21のチップセレクト端子24、バス使
用許可端子25に接続されている。このような構成にお
いてプロセッサ20がDMAコントローラ21の命令を
転送したい場合、プロセッサはメモリ22内の命令を格
納したアドレスをアク−1=スすると同時に指示端子1
5を高論理レベルにすればよo或いは命令がプロセッサ
20内で作られる場合には、指示端子15を高論理レベ
ルにした状態でダミーの書き込みサイクルを実行すれば
よい0すなわちプロセッサ2oの実行する命令のうち、
該当する命令の出力フィールドに“1”を書いておくこ
とによってDMAコントローラに命令が転送できる。第
3図において指示端子14とバス許可端子25は別の使
用例を示している。指示端子14に対応する出力フィー
ルドには、その命令がバス23を使わない命令である場
合II 11+が書き込まれていて、MDプサイルに出
力されるものとする。すなわち指示端子14は、次のサ
イクルがバス空きサイクルであることを示している。
That is, the instruction terminals 14 and 15 are respectively MD cycle and EX
This is a terminal that outputs the corresponding value of the output field of the instruction in the cycle. The above-mentioned operation will be specifically explained using FIG. 2. In a processor, four consecutive instructions A
, B, C, and D are executed one after another from To, and the respective output fields are (0°1), (0,0), (1,○), (1
, o). Here, x+7 in (x, y) is the output field corresponding to the indicator terminal 14.15. The instruction terminal 14 outputs a signal in response to the MD psiles of instructions C and D, and the instruction terminal 15 outputs a signal in response to the EX cycle of instruction A. An example of how a processor having such a function is used will be explained with reference to FIG. In the figure,
20, 21, and 22 are a processor, a DMA controller, and a memory, respectively, and are connected to a common system bus 23. The instruction terminals 14 and 15 of the processor 20 are DM respectively.
It is connected to the chip select terminal 24 and bus use permission terminal 25 of the A controller 21. In such a configuration, when the processor 20 wants to transfer an instruction from the DMA controller 21, the processor accesses the address storing the instruction in the memory 22 and at the same time transfers the instruction terminal 1.
5 to a high logic level; or, if the instruction is generated within the processor 20, a dummy write cycle may be executed with the instruction terminal 15 set to a high logic level. Of the commands,
By writing "1" in the output field of the relevant command, the command can be transferred to the DMA controller. In FIG. 3, the instruction terminal 14 and the bus permission terminal 25 show another example of use. It is assumed that II 11+ is written in the output field corresponding to the instruction terminal 14 if the instruction does not use the bus 23, and is output to the MD psile. That is, the instruction terminal 14 indicates that the next cycle is a bus idle cycle.

DMAコントローラ21は、この信号を監視してバス2
3を1サイクル単位で使用することができる。
The DMA controller 21 monitors this signal and transfers it to the bus 2.
3 can be used in one cycle.

このようにして出力フィールド4と指示端子14.15
を設けることにより、プロセッサの命令数を実質的に増
やし、また複雑で強力な周辺デバイスの制御が可能にな
る。
In this way output field 4 and indicator terminal 14.15
This substantially increases the number of instructions for the processor and allows control of complex and powerful peripheral devices.

次に第4図を用いて本発明の第2の実施例を説明する。Next, a second embodiment of the present invention will be described using FIG.

この実施例と第1の実施例との違いは出力フィールドが
、第1の実施例においてはプロセッサが読み込む命令に
存在していたのに対して、第2の実施例においては命令
デコーダ6中のマイクロ命令ROM35に存在している
。すなわち36はROM35中のマイクロ命令フィール
ド、37は出力フィールドを示す。したがって指示端子
14.15に出力される信号はマイクロ命令の実行サイ
クルに対応したものになる。この実施例においては、第
1の実施例に示した構成よりもきめ細い制御出力を外部
に出力することができる。
The difference between this embodiment and the first embodiment is that in the first embodiment, the output field exists in the instruction read by the processor, whereas in the second embodiment, the output field exists in the instruction decoder 6. It exists in the microinstruction ROM 35. That is, 36 indicates a microinstruction field in the ROM 35, and 37 indicates an output field. Therefore, the signals output to the instruction terminals 14 and 15 correspond to the execution cycle of the microinstruction. In this embodiment, a finer control output can be outputted to the outside than in the configuration shown in the first embodiment.

発明の効果 以上述べてきたように、本発明によれば、プロセッサの
汎用性を大きく損うことなく柔軟で強力な制御信号をプ
ロセッサの実行サイクルに同期して出力することができ
る。実施例においては、出力フィールドを周辺デバイス
の制御に用いたが、外部デバイスへ割り込み信号や特定
ルーチンノ認識、ラベル等にも使用することができ、プ
ログラムやプロセッサ、周辺デバイスの動作チェックや
デバッグ等にも有用かつ強力な手段となる。
Effects of the Invention As described above, according to the present invention, a flexible and powerful control signal can be output in synchronization with the execution cycle of the processor without significantly impairing the versatility of the processor. In the example, the output field was used to control peripheral devices, but it can also be used for interrupt signals to external devices, recognition of specific routines, labels, etc., and is useful for checking and debugging the operation of programs, processors, and peripheral devices. is also a useful and powerful tool.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の第1の実施例におけるプロセッサのブ
ロック図、第2図はその動作を説明するための説明図、
第3図はシステムの構成例を示すブロック図、第4図は
本発明の第2の実施例におけるプロセッサのブロック図
である。 3・・・°°・命令フィールド、4,37・・・・・・
出力フィールド、36・・・・・・マイクロ命令フィー
ルド、11゜12.13・・−・・・出力レジスタ、1
4.15・・・・・・指示端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 第3図
FIG. 1 is a block diagram of a processor in the first embodiment of the present invention, FIG. 2 is an explanatory diagram for explaining its operation,
FIG. 3 is a block diagram showing an example of the system configuration, and FIG. 4 is a block diagram of a processor in a second embodiment of the present invention. 3...°°・Instruction field, 4, 37...
Output field, 36...Micro instruction field, 11゜12.13...Output register, 1
4.15...Indication terminal. Name of agent: Patent attorney Toshio Nakao and 1 other person No. 1
Figure 3

Claims (1)

【特許請求の範囲】[Claims] 同一半導体基板上に形成されていて、命令の読み込みか
ら実行に到る一連の処理を一相もしくは複数相に分割し
てパイプライン的に処理するプロセッサであって、読み
込んだ命令のフィールドの一部もしくは実行する命令の
フィールドの一部をその処理段階の予め定められた相に
同期して外部へ出力する手段を備えてなるデータプロセ
ッサ。
A processor that is formed on the same semiconductor substrate and processes a series of processes from reading an instruction to executing it in a pipeline by dividing it into one phase or multiple phases, and is a part of the field of the read instruction. Or a data processor comprising means for outputting a part of the field of an instruction to be executed to the outside in synchronization with a predetermined phase of the processing stage.
JP11292186A 1986-05-16 1986-05-16 Data processor Pending JPS62269237A (en)

Priority Applications (1)

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JP11292186A JPS62269237A (en) 1986-05-16 1986-05-16 Data processor

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JP (1) JPS62269237A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01240932A (en) * 1988-03-23 1989-09-26 Hitachi Ltd Data processor
JPH02153459A (en) * 1988-12-05 1990-06-13 Hitachi Ltd Electronic device

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01240932A (en) * 1988-03-23 1989-09-26 Hitachi Ltd Data processor
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