JPH02153459A - Electronic device - Google Patents
Electronic deviceInfo
- Publication number
- JPH02153459A JPH02153459A JP63308522A JP30852288A JPH02153459A JP H02153459 A JPH02153459 A JP H02153459A JP 63308522 A JP63308522 A JP 63308522A JP 30852288 A JP30852288 A JP 30852288A JP H02153459 A JPH02153459 A JP H02153459A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- semiconductor device
- processor
- electronic device
- external terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 75
- 239000008188 pellet Substances 0.000 claims description 25
- 239000000758 substrate Substances 0.000 abstract description 8
- 238000004904 shortening Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 7
- 230000007257 malfunction Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 230000035936 sexual power Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電子装置に関し、特に、実装基板に複数個の
半導体装置を実装する電子装置に適用して有効な技術に
関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an electronic device, and particularly to a technique that is effective when applied to an electronic device in which a plurality of semiconductor devices are mounted on a mounting board.
電子装置として実装基板にマイクロプロセッサ（ＣＰＵ
）及びコ・プロセッサを実装したものが開発されている
。コ・プロセッサの１例として浮動小数点演算素子（旦
１ｏａｔｉｎｇ旦ｏｉｎｔ旦ｎ１ｔ）がある。A microprocessor (CPU) is mounted on the mounting board as an electronic device.
) and co-processor implementations have been developed. An example of a co-processor is a floating point arithmetic element.
前記マイクロプロセッサ、コ・プロセッサの夫々の半導
体ペレットは１通常ＰＧＡ（旦ｉｎ ＧｒｉｄＡｒｒａ
ｙ）に収納され、このＰＧＡを介して実装基板に実装さ
れている。ＰＧＡは数十〜数百本の外部端子（外部ピン
）が配列されている。つまり、ＰＧＡはマイクロプロセ
ッサ、コ・プロセッサ等特に信号数の多いデバイスに最
適である。Each of the semiconductor pellets of the microprocessor and co-processor is typically one PGA (in Grid Arra).
y) and mounted on the mounting board via this PGA. A PGA has tens to hundreds of external terminals (external pins) arranged. In other words, PGA is ideal for devices with a particularly large number of signals, such as microprocessors and co-processors.
なお、この種の電子装置については１例えば日経エレク
トロニクス、１９８７年７月１３日号。Regarding this type of electronic device, see, for example, Nikkei Electronics, July 13, 1987 issue.
第１２３頁乃至第１３８頁に記載されている。It is described on pages 123 to 138.
前記電子装置の実装基板に実装されているマイクロプロ
セッサ、コ・プロセッサの夫々は独自に設計開発が行わ
れている。マイクロプロセッサを収納するＰＧＡの外部
端子の配列はコ・プロセッサを収納するＰＧＡの外部端
子の配列に対して統一がなされていない。このため、各
々のＰＧＡ型パッケージの外部端子間を接続する信号配
線は実装基板上に引き回され、信号配線の容量が増大す
るので信号が遅延する。特に、コ・プロセッサ信号やク
ロック信号はシステムの動作を決定する高速性を要する
が、これらの信号が遅延するので。Each of the microprocessor and co-processor mounted on the mounting board of the electronic device is independently designed and developed. The arrangement of external terminals of a PGA that houses a microprocessor is not unified with the arrangement of external terminals of a PGA that houses a co-processor. Therefore, the signal wiring connecting the external terminals of each PGA type package is routed on the mounting board, and the capacitance of the signal wiring increases, causing a signal delay. In particular, co-processor signals and clock signals, which require high speed to determine system operation, are delayed.
電子装置の動作速度が低下するという問題点が本発明者
により見出された。The inventor of the present invention has discovered a problem in that the operating speed of the electronic device decreases.
また、前記信号の遅延はシステムに誤動作を生じさせる
ので、電子装置の電気的信頼性が低下するという問題点
が本発明者により見出された。Furthermore, the inventors have discovered that the delay in the signal causes a malfunction in the system, resulting in a decrease in the electrical reliability of the electronic device.
本発明の目的は、マイクロプロセッサ、コ・プロセッサ
の夫々を実装基板に実装した電子装置の高速化を図るこ
とが可能な技術を提供することにある。An object of the present invention is to provide a technique that can speed up an electronic device in which a microprocessor and a co-processor are mounted on a mounting board.
本発明の他の目的は、前記電子装置の電気的信頼性を向
上することが可能な技術を提供することにある。Another object of the present invention is to provide a technique that can improve the electrical reliability of the electronic device.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
（１）マイクロプロセッサとコ・プロセッサとの関係に
ある第１半導体装置及び第２半導体装置を実装基板に実
装する電子装置において、前記第１半導体装置、第２半
導体装置の夫々がコ・プロセッサ信号用外部端子及びク
ロック信号用外部端子の夫々を有し、このコ・プロセッ
サ信号用外部端子、クロック信号用外部端子の夫々が実
質的に直線で延在する信号配線と接続するように、第１
半導体装置、第２半導体装置の夫々を実装基板に実装す
る。(1) In an electronic device in which a first semiconductor device and a second semiconductor device having a relationship between a microprocessor and a co-processor are mounted on a mounting board, each of the first semiconductor device and the second semiconductor device receives a co-processor signal. a first external terminal for a co-processor signal and an external terminal for a clock signal, respectively, and the first
The semiconductor device and the second semiconductor device are each mounted on a mounting board.
（２）前記第１半導体装置、第２半導体装置の夫々は、
方形状半導体ペレットの周囲の各辺に沿って複数の外部
端子をパッケージに配列し、この複数の外部端子のうち
前記半導体ペレットの周囲の一辺又は及びそれと対向す
る他辺に前記コ・プロセッサ信号用外部端子、クロック
信号用外部端子の夫々を配列する。(2) Each of the first semiconductor device and the second semiconductor device is
A plurality of external terminals are arranged in a package along each side of the periphery of the rectangular semiconductor pellet, and among the plurality of external terminals, one side of the periphery of the semiconductor pellet or the other side opposite thereto is used for the co-processor signal. Arrange external terminals and external terminals for clock signals.
（３）前記第１半導体装置と第２半導体装置との間を接
続するバスラインは、コ・プロセッサ用外部端子、クロ
ック信号用外部端子の夫々を接続する信号配線と離隔し
かつそれに沿って前記実装基板に延在させる。(3) The bus line connecting the first semiconductor device and the second semiconductor device is separated from the signal wiring connecting the external terminal for the co-processor and the external terminal for the clock signal, and the bus line connects the first semiconductor device and the second semiconductor device. Extend it to the mounting board.
上述した手段（１）によれば、前記実装基板上に形成さ
れるコ・プロセッサ信号用配線、クロック信号用配線の
夫々を実質的に直線で延在させ、夫々の配線長を短縮し
、信号遅延を低減することができるので、システムの動
作速度を速くシ、電子装置の高速化を図ることができる
。According to the above-mentioned means (1), each of the co-processor signal wiring and the clock signal wiring formed on the mounting board is extended substantially in a straight line, the length of each wiring is shortened, and the signal wiring is Since the delay can be reduced, the operating speed of the system can be increased and the speed of the electronic device can be increased.
上述した手段（２）によれば、前記コ・プロセッサ信号
用外部端子、クロック信号用外部端子の夫々を半導体ペ
レットの周囲の一辺又は及びそれと対向する他辺に配列
したので、第１半導体装置。According to the above-mentioned means (2), the co-processor signal external terminal and the clock signal external terminal are each arranged on one side of the periphery of the semiconductor pellet or the other side facing the semiconductor pellet.
第２半導体装置の夫々を実装基板に実装した際にコ・プ
ロセッサ信号用外部端子、クロック信号用外部端子の夫
々を実質的に直線上に配列することができる。When each of the second semiconductor devices is mounted on a mounting board, each of the co-processor signal external terminals and the clock signal external terminals can be arranged substantially in a straight line.
上述した手段（３）によれば、前記コ・プロセッサ信号
用配線、クロック信号用配線の夫々とバスラインとを離
隔したので、クロストークを低減してシステムの誤動作
を低減し、電子装置の電気的信頼性を向上することがで
きる。According to the above-mentioned means (3), since the co-processor signal wiring and the clock signal wiring are separated from the bus line, crosstalk is reduced, system malfunctions are reduced, and electrical power of the electronic device is reduced. It is possible to improve the reliability of the information.
以下、本発明の構成について、一実施例とともに説明す
る。Hereinafter, the configuration of the present invention will be explained along with one embodiment.
なお、実施例を説明するための全回において。In addition, in all the times for explaining the example.
同一機能を有するものは同一符号を付け、その繰り返し
の説明は省略する。Components having the same function are given the same reference numerals, and repeated explanations thereof will be omitted.
本発明の一実施例である電子装置の概要を第２図（ブロ
ック構成図）で示す。FIG. 2 (block configuration diagram) shows an outline of an electronic device that is an embodiment of the present invention.
第２図に示すように、電子装置（実装ボード）２０は外
部装置と接続するためのコネクタ２１を上下に夫々設け
ている。電子装置２０には、主に入出力ドライバ回路（
Ｉ１０ドライバ）２２、クロック発振回路（ＣＬ Ｋ）
２３．マイクロプロセッサ（ＣＰＵ）２４、コ・プロセ
ッサ（ＦＰＵ）２５〜２８、メモリ回路２９及び周辺回
路３０が配置されている。As shown in FIG. 2, the electronic device (mounting board) 20 is provided with connectors 21 on the upper and lower sides for connection to external devices. The electronic device 20 mainly includes an input/output driver circuit (
I10 driver) 22, clock oscillation circuit (CLK)
23. A microprocessor (CPU) 24, co-processors (FPU) 25 to 28, a memory circuit 29, and a peripheral circuit 30 are arranged.
前記入出力ドライバ回路２２は上下に設けられたコネク
タ２１の近傍に夫々配置されている。入出力ドライバ回
路２２は例えば半導体ペレットをＤＩＰ（Ｄ ｕａｌ
Ｉ ｎ−１ｉｎｅ Ｐ ａｃｋａｇｅ）で封止した半導
体装置を複数個配列し構成している。The input/output driver circuits 22 are arranged near the connectors 21 provided above and below, respectively. For example, the input/output driver circuit 22 converts a semiconductor pellet into a DIP (Dual
It is configured by arranging a plurality of semiconductor devices sealed with an In-line package.
クロック発振回路（ＣＬＫ）２３は上側の入出力ドライ
バ回路２２に近接する位置に配置されている。A clock oscillation circuit (CLK) 23 is arranged close to the upper input/output driver circuit 22.
メモリ回路２９は電子装置２０の中央部分に配置されて
いる。メモリ回路２９は例えば半導体ペレット（ＤＲＡ
ＭやＳＲＡＭ等）をＤＩＰで封止した半導体装置（半導
体記憶装置）を複数個配列し構成している。Memory circuit 29 is located in the central portion of electronic device 20 . The memory circuit 29 is made of, for example, a semiconductor pellet (DRA).
It is configured by arranging a plurality of semiconductor devices (semiconductor memory devices) in which M, SRAM, etc. are sealed with DIP.
周辺回路３０はメモリ回路２９と下側の入出力ドライバ
回路２２との間に配置されている。周辺回路３０は前記
入出力ドライバ回路２２やメモリ回路２９と同様に半導
体ペレットをＤＩＰで封止した半導体装置を複数個配列
し構成している。The peripheral circuit 30 is arranged between the memory circuit 29 and the lower input/output driver circuit 22. The peripheral circuit 30, like the input/output driver circuit 22 and the memory circuit 29, is configured by arranging a plurality of semiconductor devices in which semiconductor pellets are sealed with DIP.
マイクロプロセッサ２４及びコ・プロセッサ２５〜２８
はメモリ回路２９と上側の入出力ドライバ回路２２との
間に配置されている。本実施例の電子装置２０は１個の
マイクロプロセッサ２４及び４個のコ・プロセッサ（Ｆ
ＰＵＩ〜４）２６で構成されている。第１図（要部のブ
ロック構成図）に示すように、マイクロプロセッサ２４
及びコ・プロセッサ２６〜２８は横方向に実質的に一直
線上に配置されている。Microprocessor 24 and co-processors 25-28
is arranged between the memory circuit 29 and the upper input/output driver circuit 22. The electronic device 20 of this embodiment includes one microprocessor 24 and four co-processors (F
It is composed of PUI~4)26. As shown in FIG. 1 (block diagram of main parts), the microprocessor 24
and co-processors 26-28 are laterally arranged substantially in a straight line.
前記コ・プロセッサ２５は第３図（半導体装置の斜視図
）で示すようにＰＧＡを採用する半導体装置で構成され
ている。つまり、コ・プロセッサ２５はベース基板２５
Ａのほぼ中央部のキャビティ内部に搭載された半導体ペ
レット２５Ｂを封止キャップ２５Ｃで封止している。半
導体ペレット２５Ｂは、例えば単結晶珪素基板で形成さ
れ、平面形状が方形状で構成されている。ベース基板２
５Ａは例えばセラミック材（必ずしも限定されない）で
形成されている６ベース基板２５Ａは平面形状が実質的
に正方形状（長方形状でもよい）で形成されている。半
導体ペレット２５Ｂはベース基板２５Ａの表面にキャビ
ティが形成されているのでベース基板２５Ａの表面（素
子搭載面）側に搭載されている。The co-processor 25 is comprised of a semiconductor device employing a PGA, as shown in FIG. 3 (perspective view of the semiconductor device). In other words, the co-processor 25 is the base board 25
A semiconductor pellet 25B mounted inside the cavity at approximately the center of A is sealed with a sealing cap 25C. The semiconductor pellet 25B is made of, for example, a single crystal silicon substrate, and has a rectangular planar shape. Base board 2
5A is made of, for example, a ceramic material (not necessarily limited to).6 The base substrate 25A has a substantially square (or rectangular) planar shape. Since a cavity is formed in the surface of the base substrate 25A, the semiconductor pellet 25B is mounted on the surface (element mounting surface) side of the base substrate 25A.
゛ベース基板２５Ａの裏面（実装面）側には第３図及び
第４図（半導体装置の底面図）に示すように複数本の外
部端子（外部ピン）２５Ｄが配列されている。゛A plurality of external terminals (external pins) 25D are arranged on the back surface (mounting surface) side of the base substrate 25A as shown in FIGS. 3 and 4 (bottom view of the semiconductor device).
外部端子２５Ｄはベース基板２５Ａの裏面からそれに対
して垂直方向に突出するように構成されている。The external terminal 25D is configured to protrude from the back surface of the base substrate 25A in a direction perpendicular thereto.
外部端子２５Ｄは第４図に示すように半導体ペレット２
５Ｂの周囲の各辺に沿って（４辺に夫々）規則的に配列
されている。The external terminal 25D is connected to the semiconductor pellet 2 as shown in FIG.
They are regularly arranged along each side of the periphery of 5B (on each of the four sides).
本実施例のコ・プロセッサ２５は、１３５ピンのＰＧＡ
を採用しており、外部端子２５Ｄの夫々の機能を第５図
（第４図に示す端子の各機能を示す図）に示す、第５図
において、Ａ−Ｐ行（１４行）のうちのいずれかの行と
１〜１４列のうちのいずれかの列との交差位置に示す機
能は第４図に示す同一位置の外部端子２５Ｄの機能に該
当する。The co-processor 25 of this embodiment is a 135-pin PGA.
The functions of the external terminals 25D are shown in FIG. 5 (a diagram showing the functions of the terminals shown in FIG. 4). The functions shown at the intersection of any row and any one of the 1st to 14th columns correspond to the functions of the external terminal 25D at the same position shown in FIG.
第５図に示すように、半導体ペレット２５Ｂの右側の一
辺には基準電圧（Ｇ Ｎ Ｄ）Ｖｓｓ、電源電圧■ｃｃ
、コ・プロセッサ信号、ＨＡＣＫ信号の夫々が印加され
る外部端子２５Ｄが主体に配列されている。As shown in FIG. 5, a reference voltage (GND) Vss and a power supply voltage ■cc are connected to one side of the right side of the semiconductor pellet 25B.
, a co-processor signal, and a HACK signal are applied to the external terminals 25D.
前記コ・プロセッサ信号はＡ２７〜Ａ２９信号、ＷてＯ
−Ｂて１信号、■信号、Ｒ／Ｗ信号、ＢＡＴＯ〜ＢＡＴ
２信号、σ百１信号、ＲＥＴＲＹ信号、ＣＰＤＣ信号、
■で信号、ＢＥＲＲ信号、ＣＰＳＴＯ〜ＣＰＳＴ２信号
の夫々である。コ・プロセッサ信号は第５図において斜
め格子印（）を付けた部分である。また、ＮＧは使用さ
れない外部端子２５Ｄ（空ピン）である。The co-processor signals are A27-A29 signals, WteO
-Bte1 signal, ■signal, R/W signal, BATO~BAT
2 signal, σ101 signal, RETRY signal, CPDC signal,
(3), the BERR signal, and the CPSTO to CPST2 signals, respectively. The co-processor signal is indicated by diagonal grid marks () in FIG. Moreover, NG is an unused external terminal 25D (empty pin).
半導体ペレット２５Ｂの前記−辺と対向する他辺には基
準電圧Ｖｓｓ、電源電圧Ｖｃｃ、コ・プロセッサ信号、
クロック信号の夫々が印加される外部端子２５Ｂが主体
に配列されている。コ・プロセッサ信号としてはＣＰ
Ｉ Ｄｏ−ＣＰ Ｉ Ｄ２信号である。The other side of the semiconductor pellet 25B opposite to the - side has a reference voltage Vss, a power supply voltage Vcc, a co-processor signal,
External terminals 25B to which respective clock signals are applied are mainly arranged. CP as a co-processor signal
This is the I Do-CP I D2 signal.
このＣＰＩＤ信号は電子装置２０に複数個配置されたコ
・プロセッサ２５〜２８のうちの１個を選択する信号で
ある。クロック信号としてはＣＬＫｆ信号及びＣＬＫｆ
信号である。また、この他辺にはπＥＳＥＴ信号、ＵＤ
信号、ＬＤ信号、ＩＲＬ信号。This CPID signal is a signal for selecting one of the plurality of co-processors 25 to 28 arranged in the electronic device 20. CLKf signal and CLKf are used as clock signals.
It's a signal. Also, on the other side, πESET signal, UD
signal, LD signal, IRL signal.
５ＩＺ１６信号の夫々が印加される外部端子２５Ｄが配
列されている。本実施例のマイクロプロセッサ２４は
３２ ［ｂｉｔ］を採用しているので、ＵＤＤ信号上位
１６ ［ｂｉｔｌ、 Ｌ Ｄ信号は下位１６ ［ｂｉｔ
］を夫々出力する切換信号である。５Ｉ２１６信号は３
２ ［ｂｉｔ］と１６ ［ｂｉｔｌとの切換信号である
。前記コ・プロセッサ信号及びクロック信号は前述のよ
うに斜め格子印（］）を付けた部分である。External terminals 25D to which 5IZ16 signals are applied are arranged. The microprocessor 24 of this embodiment is
32 [bits], the upper 16 [bits] of the UDD signal, and the lower 16 [bits] of the LD signal.
] is a switching signal that outputs respectively. 5I216 signal is 3
This is a switching signal between 2 [bit] and 16 [bitl]. The co-processor signal and clock signal are the portions marked with diagonal grid marks ( ]) as described above.
一−Ｉ
半導体ペレット２５Ｂの前記−辺及び他辺と異なる対向
する２辺（上辺及び下辺）には基準電圧ＶＳＳ、電源電
圧Ｖｃｃ、データバス信号の夫々が印加される外部端子
２５Ｂが主体に配列されている。データバス信号はＤＯ
信号〜Ｄ３１信号である。データバス信号のうちＤｏ信
号〜Ｄ１５信号が印加される外部端子２５Ｄは半導体ペ
レット２５Ｂの上辺に配列されている。データバス信号
のうちＤ１６信号〜Ｄ３１信号が印加される外部端子２
５Ｄは半導体ペレット２５Ｂの下辺に配列されている。-I External terminals 25B to which reference voltage VSS, power supply voltage Vcc, and data bus signals are applied are mainly arranged on two opposing sides (upper side and lower side) that are different from the above-mentioned - side and other sides of semiconductor pellet 25B. has been done. Data bus signal is DO
The signal is the D31 signal. External terminals 25D to which signals Do to D15 of the data bus signals are applied are arranged on the upper side of the semiconductor pellet 25B. External terminal 2 to which signals D16 to D31 of the data bus signals are applied
5D are arranged on the lower side of the semiconductor pellet 25B.
つまり、データバス信号は１６ ［ｂｉｔｌづつ上辺及
び下辺に分割されている。データバス信号は第５図にお
いて左斜線印（１）を付けた部分である。In other words, the data bus signal is divided into upper and lower sides of 16 bits each. The data bus signal is the portion marked with diagonal lines (1) on the left in FIG.
前記コ・プロセッサ２５以外のコ・プロセッサ２６〜２
８は、コ・プロセッサ２５と実質的に同−構造であるの
で、外部端子の配列等の説明は省略する。Co-processors 26 to 2 other than the co-processor 25
8 has substantially the same structure as the co-processor 25, so a description of the arrangement of external terminals, etc. will be omitted.
また、マイクロプロセッサ２４は、コ・プロセッサ２５
と実質的に同一構造であるので、同様に外部端子の配列
等の説明は省略する。The microprocessor 24 also includes a co-processor 25
Since the structure is substantially the same as that of the first embodiment, a description of the arrangement of external terminals, etc. will be omitted.
前述のマイクロプロセッサ２４、コ・プロセッサ２５〜
２８の夫々は、第１図、第２図及び第６図（実装状態を
示す要部底面図）に示すように、電子装置２０の実装基
板２０Ｄの実装面に実装される。この実装に際しては、
マイクロプロセッサ２４、コ・プロセッサ２５〜２８の
夫々のコ・プロセッサ信号が印加される外部端子（２４
Ｄ、２５Ｄ〜２８Ｄ）間が互いに近接するように又はコ
・プロセッサ信号が印加される外部端子とクロック信号
が印加される外部端子とが近接するように、マイクロプ
ロセッサ２４゜コ・プロセッサ２５〜２８の夫々を配置
する。つまり、マイクロプロセッサ２４、コ・プロセッ
サ２５〜２８の夫々は実質的に一直線上に実装基板２０
Ｄ上に実装される。マイクロプロセッサ２４、コ・プロ
セッサ２５〜２８の夫々のコ・プロセッサ信号が印加さ
れた外部端子間は、第６図に示すように、実装基板２０
Ｄの実装面を延在する信号配線２ＯＡを介在させて電気
的に接続されている。同様に、クロック信号が印加され
た外部端子間は信号配線２０Ｂを介在させて電気的に接
続されている。これらの信号配線２ＯＡ、２０Ｂは、電
子装置２０のシステムの高速性を決定する高速信号が伝
送される配線であり、第６図に示すように実質的に直線
で延在させることができる。The aforementioned microprocessor 24, co-processor 25~
28 are mounted on the mounting surface of the mounting board 20D of the electronic device 20, as shown in FIGS. 1, 2, and 6 (bottom views of essential parts showing the mounting state). When implementing this,
External terminals (24
The microprocessor 24 and the co-processor 25-28 are arranged so that the external terminals to which the co-processor signal is applied and the external terminal to which the clock signal is applied are close to each other. Place each of them. That is, the microprocessor 24 and each of the co-processors 25 to 28 are mounted on the mounting board 20 in a substantially straight line.
Implemented on D. As shown in FIG.
They are electrically connected via a signal wiring 2OA extending through the mounting surface of D. Similarly, external terminals to which clock signals are applied are electrically connected via signal wiring 20B. These signal wirings 2OA and 20B are wirings through which high-speed signals that determine the high-speed performance of the system of the electronic device 20 are transmitted, and can extend substantially in a straight line as shown in FIG.
一方、マイクロプロセッサ２４、コ・プロセッサ２５〜
２８の夫々のデータバス信号が印加される外部端子間は
第１図に示すようにバスライン（信号配、１り ２０Ｇ
を介在させて電気的に接続されている。On the other hand, microprocessor 24, co-processor 25~
As shown in Figure 1, between the external terminals to which each of the 28 data bus signals is applied is a bus line (signal distribution, 1 line 20G).
are electrically connected via the
バスライン２０Ｇは前記コ・プロセッサ信号用の信号配
線２ＯＡ及びクロック信号用の信号配線２０Ｂの両側に
沿ってそれらの配線と適度な寸法で離隔した位置に延在
している。バスライン２０Ｇは、各半導体ペレットの周
囲の上辺及び下辺にデータバス信号が印加される外部端
子（２５Ｄ等）が配列されているので、マイクロプロセ
ッサ２４、コ・プロセッサ２５〜２８の夫々の上辺、下
辺の夫々に沿って延在させることができる。バスライン
２０Ｃはマイクロプロセッサ２４、コ・プロセッサ２５
〜２８の夫々の下部を延在させてもよいしその外側の近
傍を延在させてもよい。The bus line 20G extends along both sides of the signal line 2OA for the co-processor signal and the signal line 20B for the clock signal at a position separated from these lines by an appropriate distance. The bus line 20G has external terminals (such as 25D) to which data bus signals are applied are arranged on the upper and lower sides of the periphery of each semiconductor pellet. It can extend along each of the lower edges. The bus line 20C is connected to the microprocessor 24 and co-processor 25.
.about.28 may be extended at the lower part thereof, or the vicinity of the outside thereof may be extended.
このように、マイクロプロセッサ２４とコ・プロセッサ
２５（又は及び２６〜２８）との関係にある第１半導体
装置（Ｐ Ｇ Ａ）及び第２半導体装置（Ｐ Ｇ Ａ）
を実装基板２０Ｄに実装する電子装置２０において、前
記第１半導体装置、第２半導体装置の夫々がコ・プロセ
ッサ信号用外部端子及びクロック信号用外部端子（２５
Ｄ等）を有し、このコ・プロセッサ信号用外部端子、ク
ロック信号用外部端子の夫々が実質的に直線で延在する
信号配線２ＯＡ、２０Ｂの夫々と接続するように、第１
半導体装置、第２半導体装置の夫々を実装基板２０に実
装する。この構成により、前記実装基板２０上に形成さ
れるコ・プロセッサ信号用の信号配線２ＯＡ、クロック
信号用の信号配線２０Ｂの夫々を実質的に直線で延在さ
せ、夫々の配線長を短縮し、信号遅延を低減することが
できるので、システムの動作速度を速くシ、電子装置２
０の高速化を図ることができる。In this way, the first semiconductor device (PGA) and the second semiconductor device (PGA) in the relationship between the microprocessor 24 and the co-processor 25 (or 26 to 28)
In the electronic device 20 mounted on the mounting board 20D, each of the first semiconductor device and the second semiconductor device has an external terminal for a co-processor signal and an external terminal for a clock signal (25
D, etc.), and each of the external terminal for the co-processor signal and the external terminal for the clock signal is connected to each of the signal wirings 2OA and 20B extending substantially in a straight line.
The semiconductor device and the second semiconductor device are each mounted on the mounting board 20. With this configuration, each of the signal wiring 2OA for the co-processor signal and the signal wiring 20B for the clock signal formed on the mounting board 20 extends substantially in a straight line, and the length of each wiring is shortened. Since signal delay can be reduced, system operation speed can be increased and electronic equipment 2
0 speed can be achieved.
また、前記第１半導体装置、第２半導体装置の夫々は、
方形状半導体ペレット（２５Ｂ等）の周囲の各辺に沿っ
て複数の外部端子（２５Ｄ等）をＰＧＡのベース基板（
２５Ａ等）に配列し、この複数の外部端子のうち前記半
導体ペレットの周囲の一辺又は及びそれと対向する他辺
に前記コ・プロセッサ信号用外部端子、クロック信号用
外部端子の夫々を配列する。この構成により、前記コ・
プロセッサ信号用外部端子、クロック信号用外部端子の
夫々を半導体ペレットの周囲の一辺又は及びそれと対向
する他辺に配列したので、第１半導体装置、第２半導体
装置の夫々を実装基板２０に実装した際にコ・プロセッ
サ信号用外部端子、クロック信号用外部端子の夫々を実
質的に直線上に配列することができる。Further, each of the first semiconductor device and the second semiconductor device is
Connect multiple external terminals (25D, etc.) along each side of the periphery of the rectangular semiconductor pellet (25B, etc.) to the PGA base substrate (25B, etc.).
25A, etc.), and among the plurality of external terminals, the external terminals for the co-processor signal and the external terminal for the clock signal are arranged on one side around the semiconductor pellet or the other side opposite thereto. With this configuration, the
Since the external terminals for processor signals and the external terminals for clock signals were arranged on one side of the periphery of the semiconductor pellet or the other side opposite to it, each of the first semiconductor device and the second semiconductor device could be mounted on the mounting board 20. In this case, each of the co-processor signal external terminals and the clock signal external terminals can be arranged substantially in a straight line.
また、前記第１半導体装置と第２半導体装置との間を接
続するバスライン２０Ｇは、コ・プロセッサ用外部端子
、クロック信号用外部端子（２５Ｄ等）の夫々を接続す
る信号配線２０Ａ、２０Ｂの夫々と離隔しかつそれに沿
って前記実装基板２０に延在させる。この構成により、
前記コ・プロセッサ信号用の信号配線２ＯＡ、クロック
信号用の信号配線２０Ｂの夫々とバスライン２０Ｇとを
離隔したので、クロストークを低減してシステムの誤動
作を低減し、電子装置２０の電気的信頼性を向上するこ
とができる。Further, the bus line 20G connecting the first semiconductor device and the second semiconductor device includes signal wirings 20A and 20B connecting the co-processor external terminal and the clock signal external terminal (25D, etc.), respectively. The mounting board 20 is spaced apart from each other and extends along the mounting board 20. With this configuration,
Since the signal wiring 2OA for the co-processor signal and the signal wiring 20B for the clock signal are separated from the bus line 20G, crosstalk is reduced, system malfunctions are reduced, and the electrical reliability of the electronic device 20 is improved. can improve sexual performance.
以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。The invention made by the present inventor has been specifically explained above based on the above embodiments, but the present invention is not limited to the above embodiments, and can be modified in various ways without departing from the gist thereof. Of course.
例えば１本発明は、前記マイクロプロセッサ２４、コ・
プロセッサ２５〜２８の夫々をＰ Ｌ ＣＣ（Ｐ １ａ
ｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ）
、 Ｑ Ｆ Ｐ （Ｑｕａｄ Ｆｌａｔ Ｐ ａｅｋａ
ｇｅ）又はＬ ＣＣ（Ｌｅａｄｌｅｓｓ Ｃｈｉｐ旦ａ
ｒｒｉｅｒ）で構成してもよい。つまり、本発明は外部
端子数が多い所謂４方向型パツケージであればよい。For example, in one aspect of the present invention, the microprocessor 24,
Each of the processors 25 to 28 is designated as P L CC (P 1a
Stick Leaded Chip Carrier)
, Q F P (Quad Flat P aeka
ge) or LCC (Leadless Chip)
rrier). In other words, the present invention may be applied to a so-called four-way type package having a large number of external terminals.
また、本発明は、前記電子装置２０に実装されるマイク
ロプロセッサ、コ・プロセッサの夫々の配置数を前述の
実施例に限定されず変えてもよい。Furthermore, the present invention is not limited to the number of microprocessors and co-processors installed in the electronic device 20, but may be changed.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.
電子装置の動作速度の高速化を図ることができる。The operating speed of the electronic device can be increased.
電子装置の電気的信頼性を向上することができる。The electrical reliability of electronic devices can be improved.
第１図は、本発明の一実施例である電子装置の概要を示
す要部のブロック構成図。
第２図は、前記電子装置のブロック構成図、第３図は、
前記電子装置に実装される半導体装置の斜視図、
第４図は、前記半導体装置の底面図、
第５図は、前記第４図に示す端子の各機能を示す図、
第６図は、前記電子装置に半導体装置を実装した状態を
示す要部底面図である。
図中、２０・・・電子装置、 ２ＯＡ 、 ２０Ｂ・・
・信号配線、２０Ｃ・・・バスライン、２０Ｄ・・・実
装基板、２４・・・マイクロプロセッサ、２５〜２８・
・・コ・プロセッサ、２５Ｂ・・・半導体ペレット、２
５Ｄ・・・外部端子である。FIG. 1 is a block diagram of main parts showing an overview of an electronic device that is an embodiment of the present invention. FIG. 2 is a block diagram of the electronic device, and FIG. 3 is a block diagram of the electronic device.
FIG. 4 is a bottom view of the semiconductor device; FIG. 5 is a diagram showing the functions of the terminals shown in FIG. 4; FIG. 6 is a diagram showing the functions of the terminals shown in FIG. 4; FIG. 2 is a bottom view of essential parts showing a state in which a semiconductor device is mounted on an electronic device. In the figure, 20...electronic device, 2OA, 20B...
・Signal wiring, 20C... Bus line, 20D... Mounting board, 24... Microprocessor, 25-28.
...Co-processor, 25B...Semiconductor pellet, 2
5D: External terminal.
Claims (1)
る第１半導体装置及び第２半導体装置を実装基板に実装
する電子装置において、前記第１半導体装置、第２半導
体装置の夫々がコ・プロセッサ信号用外部端子及びクロ
ック信号用外部端子の夫々を有し、該コ・プロセッサ信
号用外部端子、クロック信号用外部端子の夫々が実質的
に直線で延在する信号配線と接続するように第１半導体
装置、第２半導体装置の夫々を実装基板に実装したこと
を特徴とする電子装置。 ２、前記第１半導体装置、第２半導体装置の夫々は、方
形状半導体ペレットの周囲の各辺に沿って複数の外部端
子を配列し、この複数の外部端子のうち前記半導体ペレ
ットの周囲の一辺又は及びそれと対向する他辺に前記コ
・プロセッサ信号用外部端子、クロック信号用外部端子
の夫々を配列していることを特徴とする請求項１に記載
の電子装置。 ３、前記第１半導体装置と第２半導体装置との間はバス
ラインで接続しており、このバスラインはコ・プロセッ
サ用外部端子、クロック信号用外部端子の夫々が接続さ
れる信号配線と離隔しかつそれに沿って前記実装基板に
延在させていることを特徴とする請求項１又は請求項２
に記載の電子装置。 ４、前記第１半導体装置、第２半導体装置の夫々は方形
状半導体ペレットの周囲の前記コ・プロセッサ信号用外
部端子、クロック信号用外部端子の夫々を配列した辺と
異なる対向する２辺にデータバス信号用外部端子を配列
していることを特徴とする請求項３に記載の電子装置。 ５、前記実装基板上に延在するコ・プロセッサ信号用配
線、クロック信号用配線の夫々の両側には前記バスライ
ンが延在していることを特徴とする請求項４に記載の電
子装置。 ６、前記第１半導体装置、第２半導体装置の夫々はＰＧ
Ａ、ＰＬＣＣ、ＱＦＰ又はＬＣＣ構造を採用しているこ
とを特徴とする請求項１乃至請求項５に記載の夫々の電
子装置。[Scope of Claims] 1. In an electronic device in which a first semiconductor device and a second semiconductor device in a relationship between a microprocessor and a co-processor are mounted on a mounting board, each of the first semiconductor device and the second semiconductor device has an external terminal for a co-processor signal and an external terminal for a clock signal, and each of the external terminal for a co-processor signal and the external terminal for a clock signal is connected to a signal wiring extending substantially in a straight line. An electronic device characterized in that a first semiconductor device and a second semiconductor device are each mounted on a mounting board. 2. Each of the first semiconductor device and the second semiconductor device has a plurality of external terminals arranged along each side of the periphery of the rectangular semiconductor pellet, and one side of the periphery of the semiconductor pellet among the plurality of external terminals. 2. The electronic device according to claim 1, wherein the external terminal for the co-processor signal and the external terminal for the clock signal are respectively arranged on the other side facing the co-processor signal. 3. The first semiconductor device and the second semiconductor device are connected by a bus line, and this bus line is separated from the signal wiring to which the co-processor external terminal and the clock signal external terminal are connected, respectively. Claim 1 or Claim 2, further comprising extending along the mounting board.
The electronic device described in . 4. Each of the first semiconductor device and the second semiconductor device has data on two opposing sides that are different from the sides on which the co-processor signal external terminals and the clock signal external terminals are arranged around the rectangular semiconductor pellet. 4. The electronic device according to claim 3, further comprising an array of external terminals for bus signals. 5. The electronic device according to claim 4, wherein the bus line extends on both sides of each of the co-processor signal wiring and the clock signal wiring extending on the mounting board. 6. Each of the first semiconductor device and the second semiconductor device is a PG
A. Each electronic device according to claim 1, wherein the electronic device employs a PLCC, QFP, or LCC structure.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308522A JP2856324B2 (en) | 1988-12-05 | 1988-12-05 | Electronic equipment |
| US07/437,373 US4994902A (en) | 1988-11-30 | 1989-11-15 | Semiconductor devices and electronic system incorporating them |
| EP89312170A EP0371696B1 (en) | 1988-11-30 | 1989-11-23 | Electronic system having a microprocessor and a coprocessor disposed on a circuit mounting board |
| EP93116046A EP0602338A1 (en) | 1988-11-30 | 1989-11-23 | Semiconductor devices and electronic system incorporating them |
| DE68922073T DE68922073T2 (en) | 1988-11-30 | 1989-11-23 | Electronic system with a microprocessor and coprocessor, which are mounted on a circuit board. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308522A JP2856324B2 (en) | 1988-12-05 | 1988-12-05 | Electronic equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02153459A true JPH02153459A (en) | 1990-06-13 |
| JP2856324B2 JP2856324B2 (en) | 1999-02-10 |
Family
ID=17982043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63308522A Expired - Fee Related JP2856324B2 (en) | 1988-11-30 | 1988-12-05 | Electronic equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2856324B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62269237A (en) * | 1986-05-16 | 1987-11-21 | Matsushita Electric Ind Co Ltd | Data processor |
| JPS63209153A (en) * | 1987-02-25 | 1988-08-30 | Nec Corp | Set of lsi block |
-
1988
- 1988-12-05 JP JP63308522A patent/JP2856324B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62269237A (en) * | 1986-05-16 | 1987-11-21 | Matsushita Electric Ind Co Ltd | Data processor |
| JPS63209153A (en) * | 1987-02-25 | 1988-08-30 | Nec Corp | Set of lsi block |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2856324B2 (en) | 1999-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5444296A (en) | Ball grid array packages for high speed applications | |
| US6891257B2 (en) | Packaging system for die-up connection of a die-down oriented integrated circuit | |
| US4956694A (en) | Integrated circuit chip stacking | |
| US6576987B2 (en) | Interdigitated leads-over-chip lead frame, device, and method for supporting an integrated circuit die | |
| EP0067677B1 (en) | Chip-array-constructed semiconductor device | |
| EP0371696B1 (en) | Electronic system having a microprocessor and a coprocessor disposed on a circuit mounting board | |
| JPH08504060A (en) | Module for an IC microprocessor, including an IC memory stack structurally combined with the IC microprocessor | |
| JPH09223861A (en) | Semiconductor integrated circuit and printed wiring board | |
| KR100236671B1 (en) | Vertical semiconductor chip package having printed circuit board and heat spreader, and module having the packages | |
| US8493765B2 (en) | Semiconductor device and electronic device | |
| JP2885456B2 (en) | Power supply pin layout for integrated circuits | |
| JPH02153459A (en) | Electronic device | |
| JP2007324294A (en) | Semiconductor device | |
| JPH04129250A (en) | Thin type hybrid integrated circuit substrate | |
| JP2901401B2 (en) | Multi-chip module | |
| JP2001024146A (en) | Semiconductor device and mounting method thereof | |
| JPH11112121A (en) | Circuit module and electronic device containing circuit module | |
| JPS629654A (en) | Mounting package for ic device | |
| KR950013050B1 (en) | Loc type lead frame | |
| JPH0263150A (en) | Package for semiconductor integrated circuit use | |
| JPH0476211B2 (en) | ||
| JPH03127214A (en) | Semiconductor device and electronic equipment packaging said semiconductor device | |
| JPS61112338A (en) | Semiconductor device | |
| JP2001319988A (en) | Semiconductor device | |
| JPS58184735A (en) | Integrated circuit chip |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |