JPH02214315A - バイアス回路 - Google Patents
バイアス回路Info
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- JPH02214315A JPH02214315A JP1035302A JP3530289A JPH02214315A JP H02214315 A JPH02214315 A JP H02214315A JP 1035302 A JP1035302 A JP 1035302A JP 3530289 A JP3530289 A JP 3530289A JP H02214315 A JPH02214315 A JP H02214315A
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- 230000005669 field effect Effects 0.000 claims description 7
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
- H03F3/3455—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices with junction-FET's
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/301—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in MOSFET amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/306—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in junction-FET amplifiers
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
電界効果トランジスタ（ＦＥＴ）のバイアス回路に関し
、 ＦＥＴのドレイン電流を一定に保ったままドレイン電圧
を独立に設定出来るとともに、調整個所が少なく安価に
構成できるバイアス回路を提供することを目的とし、 電界効果トランジスタ（ＦＥＴ）において、エミッタを
該ＦＥＴのドレインに接続されコレクタを抵抗を介して
電源に接続され、ベースに該電源より低い電圧を供給さ
れたトランジスタと、エミッタを該トランジスタのコレ
クタに接続されコレクタを前記ＦＥＴのゲートに接続さ
れベースに一定電圧を供給された前記トランジスタと逆
極性の別のトランジスタとを備え、該別のトランジスタ
のベース電圧の調整によって前記ＦＥＴのドレイン電流
を設定するとともに前記トランジスタのベース電圧の調
整によって該ＦＥＴのドレイ電圧を設定することによっ
て構成する。
、 ＦＥＴのドレイン電流を一定に保ったままドレイン電圧
を独立に設定出来るとともに、調整個所が少なく安価に
構成できるバイアス回路を提供することを目的とし、 電界効果トランジスタ（ＦＥＴ）において、エミッタを
該ＦＥＴのドレインに接続されコレクタを抵抗を介して
電源に接続され、ベースに該電源より低い電圧を供給さ
れたトランジスタと、エミッタを該トランジスタのコレ
クタに接続されコレクタを前記ＦＥＴのゲートに接続さ
れベースに一定電圧を供給された前記トランジスタと逆
極性の別のトランジスタとを備え、該別のトランジスタ
のベース電圧の調整によって前記ＦＥＴのドレイン電流
を設定するとともに前記トランジスタのベース電圧の調
整によって該ＦＥＴのドレイ電圧を設定することによっ
て構成する。
とは独立にドレイン電圧ＶＯＳを変化させることができ
るとともに、調整個所がなるべく少いバイアス回路が要
望される。
るとともに、調整個所がなるべく少いバイアス回路が要
望される。
本発明は電界効果トランジスタ（ＦＥＴ）のバイアス回
路に係り、特に複数のＦＥＴの特性を一致させるための
ＦＥＴのバイアス回路に関するものである。
路に係り、特に複数のＦＥＴの特性を一致させるための
ＦＥＴのバイアス回路に関するものである。
入力を２分岐してそれぞれＦＥＴを用いて増幅し、それ
ぞれの出力を合成して所望の出力を得るバランスアンプ
の場合や、入力を２分岐して一方をミキサに入力して周
波数変換を行うとともに、他方の出力を測定すにること
によって、ミキサＦＥＴの入力レベルを監視する場合等
においては、２個のＦＥＴの出力を一致させることが必
要であるが、この場合の調整はＦＥＴのドレイン電圧■
。８．ドレイン電流ｔｏｓを設定することによって行わ
れる。
ぞれの出力を合成して所望の出力を得るバランスアンプ
の場合や、入力を２分岐して一方をミキサに入力して周
波数変換を行うとともに、他方の出力を測定すにること
によって、ミキサＦＥＴの入力レベルを監視する場合等
においては、２個のＦＥＴの出力を一致させることが必
要であるが、この場合の調整はＦＥＴのドレイン電圧■
。８．ドレイン電流ｔｏｓを設定することによって行わ
れる。
この際、ドレイン電流Ｉ０を一定に保ち、ｔｏｓ〔従来
の技術〕 第３図はバランスアンプの構成例を示したものである。
の技術〕 第３図はバランスアンプの構成例を示したものである。
入力高周波信号はハイブリッドＨ，で２分岐され、それ
ぞれＦＥＴ＋ 、Ｆ ＥＴｚで増幅される。
ぞれＦＥＴ＋ 、Ｆ ＥＴｚで増幅される。
ＦＥＴ＋ 、ＦＥＴｚのそれぞれの出力はハイブリッド
Ｈ２で合成されて所望の出力を生じる。この場合Ｆ Ｅ
Ｔ＋ 、 Ｆ Ｅ Ｔｚのゲート回路に設けられた
抵抗Ｒ１１可変抵抗ＶＲ，および抵抗Ｒ２＋ 可変抵抗
ＶＲ，からなるそれぞれのバイアス設定用回路において
、ＶＲ，、ＶＲｌによってそれぞれのゲート電圧ＶＧＳ
を調整することによってドレイン電流ｒｏｓをそれぞれ
所定値に設定し、ドレイン回路に設けられた可変抵抗Ｖ
Ｒ，，ＶＲ，を調整することによって、それぞれのドレ
イン電圧■。。
Ｈ２で合成されて所望の出力を生じる。この場合Ｆ Ｅ
Ｔ＋ 、 Ｆ Ｅ Ｔｚのゲート回路に設けられた
抵抗Ｒ１１可変抵抗ＶＲ，および抵抗Ｒ２＋ 可変抵抗
ＶＲ，からなるそれぞれのバイアス設定用回路において
、ＶＲ，、ＶＲｌによってそれぞれのゲート電圧ＶＧＳ
を調整することによってドレイン電流ｒｏｓをそれぞれ
所定値に設定し、ドレイン回路に設けられた可変抵抗Ｖ
Ｒ，，ＶＲ，を調整することによって、それぞれのドレ
イン電圧■。。
を設定することができる。
第３図の回路においては、次のような各種の問題点があ
る。
る。
（１１ドレイン電流ｒｏｓを設定するためにはゲート電
圧ＶａＳを調整しなければならない。ＦＥＴにはバラツ
キがあるので多くの場合調整が必要になるとともに、ド
レイン電流■。、を測定しなければならず調整が面倒で
ある。
圧ＶａＳを調整しなければならない。ＦＥＴにはバラツ
キがあるので多くの場合調整が必要になるとともに、ド
レイン電流■。、を測定しなければならず調整が面倒で
ある。
（２）可変抵抗器は高価なため多数用いることは好まし
くない。
くない。
（３）大信号が入力されるとゲート電流ＩＧＳが流れて
ゲート電圧ｖ、！が変化し、従ってドレイン電流１０ｇ
が変化する。特にミキサの場合増幅出力レベルを一定に
するために飽和するまで局部発振器入力電力を与えるこ
とが多いが、この場合温度変化等によって発振器の出力
レベルが変化すると、ゲート電流■０８．ゲート電圧Ｖ
Ｇ Ｓ ＋ ドレイン電流ＩＤＳも変化し、発振器
の出力レベルの変動をかえって増幅してしまうことがあ
る。
ゲート電圧ｖ、！が変化し、従ってドレイン電流１０ｇ
が変化する。特にミキサの場合増幅出力レベルを一定に
するために飽和するまで局部発振器入力電力を与えるこ
とが多いが、この場合温度変化等によって発振器の出力
レベルが変化すると、ゲート電流■０８．ゲート電圧Ｖ
Ｇ Ｓ ＋ ドレイン電流ＩＤＳも変化し、発振器
の出力レベルの変動をかえって増幅してしまうことがあ
る。
このためドレイン電流ＩＤＳを一定に保ったまま、■。
、とは独立にドレイン電圧■。、を変化させることがで
きるバイアス回路が望まれていた。
きるバイアス回路が望まれていた。
第４図は従来のバイアス回路の一例を示したものであっ
て、ＦＥＴのドレイン電圧Ｖ。とドレイン電流ＸＯＳが
一定になるようにゲート電圧■。。
て、ＦＥＴのドレイン電圧Ｖ。とドレイン電流ＸＯＳが
一定になるようにゲート電圧■。。
が自動的に調整されるバイアス回路を示している。
第４図の回路においては正電源電圧ＶＤ Ｄ ＋負電源
電圧■ＧＧが一定の場合、抵抗Ｒ，，Ｒ，の比によって
定まる一定のベース電圧■１を与えることによって、Ｆ
ＥＴ、のドレイン電圧ＶＤＳはＶｏｓ−’ＶＨ＋ ０
、 ６ Ｖ によって定まる。抵抗Ｒ４を流れる電流はＦＥＴ。
電圧■ＧＧが一定の場合、抵抗Ｒ，，Ｒ，の比によって
定まる一定のベース電圧■１を与えることによって、Ｆ
ＥＴ、のドレイン電圧ＶＤＳはＶｏｓ−’ＶＨ＋ ０
、 ６ Ｖ によって定まる。抵抗Ｒ４を流れる電流はＦＥＴ。
とトランジスタＴｒ、に分流するが、大部分の電流がＦ
ＥＴ、に流れるので、ＦＥＴ、のドレイン電圧ＶＯＳは
電源電圧一定の場合抵抗Ｒ４によって定まる。この際Ｆ
ＥＴＩのゲート電圧ＶＧＳは、ドレイン電圧Ｖ０が上述
の値になるようにトランジスタＴｒ、によって自動的に
制御される。
ＥＴ、に流れるので、ＦＥＴ、のドレイン電圧ＶＯＳは
電源電圧一定の場合抵抗Ｒ４によって定まる。この際Ｆ
ＥＴＩのゲート電圧ＶＧＳは、ドレイン電圧Ｖ０が上述
の値になるようにトランジスタＴｒ、によって自動的に
制御される。
第４図の回路では、ドレイン電圧ＶＯＳは抵抗Ｒ。
とＲ２の比によって設定されるが、ｖｎｆｆを変えると
ドレイン電流Ｉ０も変化する。しかしながらＶ、３が一
定ならば１０３は抵抗Ｒ１を変えることによって■。、
とは独立に設定することができる。そこで第４図の回路
においてドレイン電流Ｉ０と独立にドレイン電圧■。、
を変化させる回路を設ければ上述の問題点が解決される
ことになる。
ドレイン電流Ｉ０も変化する。しかしながらＶ、３が一
定ならば１０３は抵抗Ｒ１を変えることによって■。、
とは独立に設定することができる。そこで第４図の回路
においてドレイン電流Ｉ０と独立にドレイン電圧■。、
を変化させる回路を設ければ上述の問題点が解決される
ことになる。
第５図は従来のバイアス回路の他の例を示したものであ
って、ＦＥＴ、、ＦＥＴ、’は特性を−ＲＳ ＋ Ｒ５
′は同一の値を有する二連式可変抵抗ある。
って、ＦＥＴ、、ＦＥＴ、’は特性を−ＲＳ ＋ Ｒ５
′は同一の値を有する二連式可変抵抗ある。
第５図の回路では、Ｆ ＥＴ＋ 、 Ｆ ＥＴ’＋
’のドレイン回路に抵抗Ｒ５＋ Ｒ５′が挿入され
ているので、これを調整することによって、それぞれの
ドレイン電流を独立にドレイン電圧を変化させることが
できる。
’のドレイン回路に抵抗Ｒ５＋ Ｒ５′が挿入され
ているので、これを調整することによって、それぞれの
ドレイン電流を独立にドレイン電圧を変化させることが
できる。
第４図に示された従来例の回路では、ドレイン電圧■。
、が一定ならばドレイン回路の抵抗Ｒ４を変えることに
よって■。、とは独立にドレイン電流ＩＤｓを設定する
ことができるが、ＶＯＳを得るとｈｏｇも変化してしま
うという問題がある。
よって■。、とは独立にドレイン電流ＩＤｓを設定する
ことができるが、ＶＯＳを得るとｈｏｇも変化してしま
うという問題がある。
また第５図に示された従来例の回路では、ドレイン電流
！、と独立にドレイン電圧■、を変化させることができ
るが、バランスアンプ等に適用する場合には可変抵抗が
２個必要であり、しかも両ＦＥＴのドレイン電圧が一致
するようにそれぞれの可変抵抗を調整しなければならず
、そのため同一特性を有する二連式可変抵抗が必要にな
り、価格上昇を免れないという問題がある。
！、と独立にドレイン電圧■、を変化させることができ
るが、バランスアンプ等に適用する場合には可変抵抗が
２個必要であり、しかも両ＦＥＴのドレイン電圧が一致
するようにそれぞれの可変抵抗を調整しなければならず
、そのため同一特性を有する二連式可変抵抗が必要にな
り、価格上昇を免れないという問題がある。
本発明はこのような従来技術の課題を解決しようとする
ものであって、ＦＥＴのドレイン電流１０３を一定に保
ったままドレイン電圧ＶＯＳを独立に設定できるととも
に調整個所が少く安価に構成できるバイアス回路を提供
することを目的としている。
ものであって、ＦＥＴのドレイン電流１０３を一定に保
ったままドレイン電圧ＶＯＳを独立に設定できるととも
に調整個所が少く安価に構成できるバイアス回路を提供
することを目的としている。
本発明は第１図にその原理的構成を示すように、電界効
果トランジスタ（ＦＥＴ）において、トランジスタＴｒ
、と、別のトランジスタＴｒ１とを備え、トランジスタ
Ｔｒ、のベース電圧の調整によってＦＥＴのドレイン電
流を設定するとともにトランジスタＴｒ２のベース電圧
の調整によってＦＥＴのドレイン電圧を設定するように
したものである。ここで トランジスタＴｒ、は、エミッタをＦＥＴのドレインに
接続されコレクタを抵抗Ｒ４を介して電源に接続され、
ベースにこの電源より低い電圧を供給されたものである
。
果トランジスタ（ＦＥＴ）において、トランジスタＴｒ
、と、別のトランジスタＴｒ１とを備え、トランジスタ
Ｔｒ、のベース電圧の調整によってＦＥＴのドレイン電
流を設定するとともにトランジスタＴｒ２のベース電圧
の調整によってＦＥＴのドレイン電圧を設定するように
したものである。ここで トランジスタＴｒ、は、エミッタをＦＥＴのドレインに
接続されコレクタを抵抗Ｒ４を介して電源に接続され、
ベースにこの電源より低い電圧を供給されたものである
。
別のトランジスタＴｒ、は、エミッタをトランジスタＴ
ｒ！のコレクタに接続されコレクタをＦＥＴのゲートに
接続されベースに一定電圧を供給されたトランジスタＴ
ｒｚとは逆極性のものである。
ｒ！のコレクタに接続されコレクタをＦＥＴのゲートに
接続されベースに一定電圧を供給されたトランジスタＴ
ｒｚとは逆極性のものである。
第１図に示された回路においては、トランジスタＴｒｔ
のエミッタにＦＥＴ、のドレインが接続され、コレクタ
が抵抗Ｒ４を介して電源ｖＩｌ１１に接続され、ベース
にＶ、より低い電圧が供給されているとともに、トラン
ジスタＴｒ、と逆極性のトランジスタＴｒ、のエミッタ
がトランジスタＴｒｇのコレクタに、トランジスタＴｒ
、のコレクタがＦＥＴ、のゲートに接続されているので
、ＦＥＴ。
のエミッタにＦＥＴ、のドレインが接続され、コレクタ
が抵抗Ｒ４を介して電源ｖＩｌ１１に接続され、ベース
にＶ、より低い電圧が供給されているとともに、トラン
ジスタＴｒ、と逆極性のトランジスタＴｒ、のエミッタ
がトランジスタＴｒｇのコレクタに、トランジスタＴｒ
、のコレクタがＦＥＴ、のゲートに接続されているので
、ＦＥＴ。
のドレイン電流Ｉ０をトランジスタＴｒ、のベース電圧
Ｖｌｌと抵抗Ｒ４の値によって設定できるとともに、ト
ランジスタＴｒ、のベース電圧■。を調整することによ
ってドレイン電圧■。、をドレイン電流■。、と独立に
設定することができる。
Ｖｌｌと抵抗Ｒ４の値によって設定できるとともに、ト
ランジスタＴｒ、のベース電圧■。を調整することによ
ってドレイン電圧■。、をドレイン電流■。、と独立に
設定することができる。
第２図は本発明の一実施例の構成を示したものである。
ＦＥＴＩ 、ＦＥＴ、、・・・はＮチャンネルＦＥＴで
あって、ＦＥＴ、 、・・・はＦＥＴ、と特性を一致
させるべきＦＥＴ％ Ｔｒｌ 、Ｔｒ、’、−はｐｎｐ
）ランジスタ、Ｔ ｒ ｔ ＊ Ｔ ｒｔ ’ ＋
はｎｐｎ）ランジスタ、Ｒ＋ 、Ｒ１、Ｒ３、Ｒｓ
・・・は抵抗、ＶＲ，は可変抵抗である。
あって、ＦＥＴ、 、・・・はＦＥＴ、と特性を一致
させるべきＦＥＴ％ Ｔｒｌ 、Ｔｒ、’、−はｐｎｐ
）ランジスタ、Ｔ ｒ ｔ ＊ Ｔ ｒｔ ’ ＋
はｎｐｎ）ランジスタ、Ｒ＋ 、Ｒ１、Ｒ３、Ｒｓ
・・・は抵抗、ＶＲ，は可変抵抗である。
第２図の回路においては、トランジスタＴｒｌ、’ｌ’
ｒ、’ｌ ・・・と抵抗Ｒ１−Ｒ４からなる回路によっ
てＦＥＴ、、ＦＥＴ、’、 ・・・のドレイン電流が
一定値になるようにゲート電圧が自動的に調整される。
ｒ、’ｌ ・・・と抵抗Ｒ１−Ｒ４からなる回路によっ
てＦＥＴ、、ＦＥＴ、’、 ・・・のドレイン電流が
一定値になるようにゲート電圧が自動的に調整される。
またドレイン電圧はトランジスタ’ｒｒｚ。
’［’ｒｚ ’、・・・と可変抵抗ＶＲ，の調整によっ
て任意に設定される。
て任意に設定される。
従って第２図の回路によればＦ ＥＴＡ、 Ｆ ＥＴｔ
・・・のドレイン電流を一定に保ったまま、それぞれの
ドレイン電圧を可変抵抗ＶＲ，の調整によって同時にバ
ランスよ（変化させることができる。ＦＥＴＩ と特性
を一致させるべきＦＥＴＩ 、・・・の回路は何個設
けてもよい。
・・・のドレイン電流を一定に保ったまま、それぞれの
ドレイン電圧を可変抵抗ＶＲ，の調整によって同時にバ
ランスよ（変化させることができる。ＦＥＴＩ と特性
を一致させるべきＦＥＴＩ 、・・・の回路は何個設
けてもよい。
なお第２図の回路においてＰチャンネルのＦＥＴを使用
し、各トランジスタをｎｐｎ型とｐｎｐ型とを入れかえ
、電源の極性をすべて逆にしてもよい。
し、各トランジスタをｎｐｎ型とｐｎｐ型とを入れかえ
、電源の極性をすべて逆にしてもよい。
またＦＥＴとしてはＭＯ３型ＦＥＴでもバイポーラ型Ｆ
ＥＴでもよい、このとき電源ｖＧｃは負電源に限らず例
えば接地してもよい。
ＥＴでもよい、このとき電源ｖＧｃは負電源に限らず例
えば接地してもよい。
また第２図においては省略して示されているが、例えば
バランスアンプやミキサ回路等に使用する場合、各ＦＥ
Ｔのゲート側とドレイン側にはそれぞれ所要の高周波回
路が接続されることは言うまでもない。
バランスアンプやミキサ回路等に使用する場合、各ＦＥ
Ｔのゲート側とドレイン側にはそれぞれ所要の高周波回
路が接続されることは言うまでもない。
以上説明したように本発明によれば、複数のＦＥＴにお
けるドレイン電流が設定値になるようにゲート電圧が自
動的に調整されるバイアス回路において、ドレイン電圧
設定用のトランジスタをＦＥＴのドレイン回路に直列に
設けたので、ドレイン電流を一定に保ったまま各ＦＥＴ
のドレイン電圧を同時にバランスよく１個の可変抵抗の
みによって調整することができ、従って調整が容易であ
るとともに経済的である。
けるドレイン電流が設定値になるようにゲート電圧が自
動的に調整されるバイアス回路において、ドレイン電圧
設定用のトランジスタをＦＥＴのドレイン回路に直列に
設けたので、ドレイン電流を一定に保ったまま各ＦＥＴ
のドレイン電圧を同時にバランスよく１個の可変抵抗の
みによって調整することができ、従って調整が容易であ
るとともに経済的である。
第１図は本発明の原理的構成を示す図、第２図は本発明
の一実施例を示す図、 第３図は従来のバランスアンプの構成例を示す図、 第４図は従来のバイアス回路の一例を示す図、第５図は
従来のバイアス回路の他の例を示す図である。 ＦＥＴ、、ＦＥＴ、’、 ・・・ＦＥ’ｌ’、、：電界
効果トランジスタ（ＦＥＴ） Ｔｒ３．Ｔｒ、 、・・・Ｔｒ２．Ｔｒ２ ′、・・
・トランジスタ Ｒ＋ 、Ｒｚ 、Ｒｓ 、Ｒ３、・・・、 Ｒ４、Ｒ
ａ・・・：抵抗 ＶＲ，〜ＶＲ，：可変抵抗 ｎテ１ ：電界効果トランジスタ（ＦＥＴ ）
Ｒ３、翫゛抵抗Ｔｒ１． Ｔｒ２： ） ７７ シスタ
本発明の原理的構成を示す図 第 １ 図 特許出願人 富 士 通 株式会社 代理人 弁理士 玉 蟲 久五部 （外１名） 第 ２ 図 従来のバ２ンスアングを示す図 第 ６ 図 従来のバイアス回路の一例を示す図 第 図 従来のバイアス回路の他の例を示す図 第 図
の一実施例を示す図、 第３図は従来のバランスアンプの構成例を示す図、 第４図は従来のバイアス回路の一例を示す図、第５図は
従来のバイアス回路の他の例を示す図である。 ＦＥＴ、、ＦＥＴ、’、 ・・・ＦＥ’ｌ’、、：電界
効果トランジスタ（ＦＥＴ） Ｔｒ３．Ｔｒ、 、・・・Ｔｒ２．Ｔｒ２ ′、・・
・トランジスタ Ｒ＋ 、Ｒｚ 、Ｒｓ 、Ｒ３、・・・、 Ｒ４、Ｒ
ａ・・・：抵抗 ＶＲ，〜ＶＲ，：可変抵抗 ｎテ１ ：電界効果トランジスタ（ＦＥＴ ）
Ｒ３、翫゛抵抗Ｔｒ１． Ｔｒ２： ） ７７ シスタ
本発明の原理的構成を示す図 第 １ 図 特許出願人 富 士 通 株式会社 代理人 弁理士 玉 蟲 久五部 （外１名） 第 ２ 図 従来のバ２ンスアングを示す図 第 ６ 図 従来のバイアス回路の一例を示す図 第 図 従来のバイアス回路の他の例を示す図 第 図
Claims (1)
- 【特許請求の範囲】 電界効果トランジスタ（以下ＦＥＴと略す）（ＦＥＴ＿
１）において、 エミッタを該ＦＥＴのドレインに接続されコレクタを抵
抗（Ｒ＿４）を介して電源に接続され、ベースに該電源
より低い電圧を供給されたトランジスタ（Ｔｒ＿２）と
、 エミッタを該トランジスタ（Ｔｒ＿２）のコレクタ接続
されコレクタを前記ＦＥＴのゲートに接続されベースに
一定電圧を供給された前記トランジスタ（Ｔｒ＿２）と
逆極性の別のトランジスタ（Ｔｒ＿１）と を備え、トランジスタ（Ｔｒ＿１）のベース電圧の調整
によつて前記ＦＥＴのドレイン電流を設定するとともに
トランジスタ（Ｔｒ＿２）のベース電圧の調整によつて
該ＦＥＴのドレイン電圧を設定することを特徴とするバ
イアス回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1035302A JPH02214315A (ja) | 1989-02-15 | 1989-02-15 | バイアス回路 |
| CA002009315A CA2009315C (en) | 1989-02-15 | 1990-02-05 | Amplifying circuit |
| EP90102875A EP0383293B1 (en) | 1989-02-15 | 1990-02-14 | Amplifying circuit |
| DE69019015T DE69019015T2 (de) | 1989-02-15 | 1990-02-14 | Verstärkerschaltung. |
| US07/480,068 US5034702A (en) | 1989-02-15 | 1990-02-14 | Amplifying circuit including a bias circuit for independently determining a drain current and a drain voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1035302A JPH02214315A (ja) | 1989-02-15 | 1989-02-15 | バイアス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02214315A true JPH02214315A (ja) | 1990-08-27 |
Family
ID=12437985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1035302A Pending JPH02214315A (ja) | 1989-02-15 | 1989-02-15 | バイアス回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5034702A (ja) |
| EP (1) | EP0383293B1 (ja) |
| JP (1) | JPH02214315A (ja) |
| CA (1) | CA2009315C (ja) |
| DE (1) | DE69019015T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7242252B2 (en) * | 2005-03-29 | 2007-07-10 | Intel Corporation | Transistor bias current regulation apparatus, method, and system |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH600678A5 (ja) * | 1975-08-12 | 1978-06-30 | Centre Electron Horloger | |
| US4264874A (en) * | 1978-01-25 | 1981-04-28 | Harris Corporation | Low voltage CMOS amplifier |
| JPS58202605A (ja) * | 1982-05-21 | 1983-11-25 | Hitachi Ltd | カスコ−ドアンプ |
| US4546307A (en) * | 1984-01-03 | 1985-10-08 | National Semiconductor Corporation | NPN Transistor current mirror circuit |
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