JPH02214137A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の製造方法に関するものである
。

（従来の技術〕 集積回路素子では、その集積度を向上して小型化を図る
ために、半導体素子などの内部素子の形成パターンの微
細化が進められてきている。現在では、サブミクロンル
ールの半導体素子などが開発されるに至っており、次世
代の素子のパターンルールは、サブミクロンからハーフ
ミクロン、クォーターミクロンのオーダーへと進むと考
えられている。これに伴ってパターン形成技術も紫外線
リソグラフィから、Ｘ線リソグラフィ、電子ビームリソ
グラフィなどへと開発が進められている。

集積回路素子には、バイポーラトランジスタ。

ＭＯＳ）ランジスタ、およびバイポーラトランジスタと
ＭＯＳ）ランジスタとを複合したパイＣＭＯ３）ランジ
スタなどの能動素子、ならびに抵抗や容量素子などのよ
うな受動素子が備えられている。

特に能動素子では、その微細化によって素子特性および
製造工程に重大な影響が生じる。まず素子特性の面では
、素子の縮小に伴って闇値電圧が変動する短チャンネル
効果および狭チャンネル効果が生じ、また拡散層の近接
によりこの拡散層間に常時電流が流れるパンチスルーが
生じるなどの問題がある。これらの問題は、拡散層をＬ
ＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ　）構
造とするなどして解決されている。

一方、製造工程の面からは、配線の微細化により配線材
料の粒子が電界によって移動し断線を生じさせるエレク
トロマイグレーションが生じ、また配線材料を素子に接
続するためのコンタクトホールが小さくなるために接触
抵抗が大きくなるという問題を解決するために、従来用
いられている配線材料に代えて、高融点金属材料やシリ
サイドなどを用いることが検討されている。さらに、従
来のプレーナ技術による容量素子の形成や、ＬｏＣＯＳ
　（Ｌｏｃａｌｉｚｅｄ　０ｘｉｄａｔｉｏｎ　ｏｆ　
５ｉｌｉｃｏｎ）法による素子間分離では、素子面積を
小さくすることができず、このため基板に溝を掘って容
量素子を形成したトレンチキャパシタや、同様に基板に
溝を掘って素子間の分離を行うトレンチ分離が提案され
ている。しかし、トレンチ（溝）の深さ、大きさ、およ
びエツチング形状によって特性が変化するなどの問題が
残されており、前記トレンチキャパシタやトレンチ分離
は開発段階にある。

素子間の分離技術には、ｐｎ接合分離、埋設絶縁分離、
誘電体分離、空気分離、および多結晶分離などの技術が
ある。このなかで、微細な素子の形成、特にサブミクロ
ンルール以下の素子では、埋設絶縁分離および誘電体分
離が用いられると考えられている。

第３図は前記埋設絶縁分離技術を説明するための断面図
である。基板１をエツチングして溝２を形成し、この中
に酸化シリコン３．窒化シリコン４、およびポリシリコ
ン５を順に堆積して溝２を埋め、酸化シリコン６で蓋を
する。このようにして、溝２によって分離された基板１
上の各領域に形成された半導体素子などの素子が電気的
に絶縁されて分離される。

前記誘電体分離技術では、Ｓ　ＯＳ　（Ｓｉｌｉｃｏｎ
　０ｎＳａｐｈａｒｅ）技術、　　Ｓ　ＯＩ　（Ｓｉｌ
ｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｌａｔｅｒ）技術、　　Ｓ　
Ｉ　ＭＯＸ　（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌ
ａｎｔｅｄＯχｇｅｎ　）技術などが提案されている。

前記ＳＯ８技術は第４図に示されている。サファイア基
板７上に絶縁膜８をパターン形成し、前記°ザファイア
基板７の露出部９に選択エピタキシャル成長によってシ
リコン単結晶１０を成長させる。このようにして絶縁膜
８によって絶縁された前記シリコン単結晶１０にそれぞ
れ半導体素子などの素子が形成される。

第５図は前記Ｓｏｌ技術を説明するための断面図である
。シリコン基板１１上に絶縁膜１２を堆積し、この絶縁
膜１２をエツチングしてシリコン基板１１表面の参照符
号１３で示す部位（以下「露出部分１３」という。）を
露出させ、この後にシリコン１４のエピタキシャル成長
を行い、前記露出部分１３のシリコン基板１１を種結晶
としてレーザアニールなどでシリコン１４を全面にわた
って単結晶化する。前記絶縁膜１２によって絶縁された
シリコン基板１１および単結晶化したシリコン１４にそ
れぞれ半導体素子などの素子が形成される。

第６図は前記ＳＩＭＯＸ技術を説明するための断面図で
ある。第６図（１）に示すように、ソリコン基板１５に
酸素イオン１６を高エネルギーで加速して高濃度に注入
する。これによって第６図（２）に示すように、シリコ
ン基板１５を酸化シリコン層１７によって２つの領域１
５ａ、１５ｂに分離することができる。そしてこの分離
された各領域１５ａ、１５ｂに半導体素子などの素子が
それぞれ形成される。

〔発明が解決しようとする課題〕 上述した従来技術において、第３図に示された埋設絶縁
分離技術では、酸化シリコン３と窒化シリコン４とから
なる絶縁膜には、その溝２への埋め込み時にボイドが生
じ、そこからリークが起こるという問題がある。すなわ
ち、たとえば酸化シリコン３を溝２の内部に成長させる
際に、この酸化シリコン３には大きな応力が生じ、この
ため溝２の内部で酸化シリコン３に力が働き、分離耐圧
の劣化を招（ことになり、またポリシリコン５を溝２内
に埋め込むときにも同様に応力が働き、前記酸化シリコ
ン３の劣化につながる。このようにして前記ボイドが生
じることになる。さらに、比較的深い溝２をドライエツ
チングによって形成するため、この溝２の周辺部の基板
ｌに結晶欠陥が生じる。

このような問題は、溝を形成する必要がなく、また比較
的薄い酸化膜（応力が生じない、）を用いる誘電体分離
技術では生じない、しかしながら、第４図に示されたＳ
Ｏ３技術では、サファイアが高価であるためコスト高と
なる問題があり、したがってこのＳＯ３技術は実用に適
さない。

さらに第５図に示されたＳｏｌ技術は、プレーナプロセ
スで素子を形成したシリコン基板１１上に絶縁膜１２を
堆積した上に単結晶膜（シリコン１４）を成長させ、こ
の単結晶膜にも素子を形成する技術であるが、前記単結
晶膜が大面積にわたるときには単結晶成長が困難でしか
も結晶性が悪いという問題があり、また多層構造となる
ため熱放散が困難でこのため素子特性が劣化するという
問題がある。

また第６図に示されたＳＩＭＯＸ技術では、シリコン基
板１５内で酸素イオンが第７図に示すように、シリコン
基板１５の表面からの距離に対して成る分布を有して存
在しており、このため前記酸素イオンが存在する領域に
素子を形成した場合には素子特性が劣化するという問題
がある。また、注入される酸素イオン１６によって、シ
リコン基Ｆｉ、１５表面の結晶秩序が乱れるため、酸化
シリコンＮ１７の形成後にアニールなどの方法で表面の
活性化を行う必要があり、むやみに手間がかかる。

この発明の目的は、上述の技術的課題を解決し、低コス
ト化に有利で、しかも結晶性および素子特性が格段に向
上される半導体装置の製造方法を提供することである。

〔課題を解決するための手段〕

この発明の半導体装置の製造方法は、半導体基板表面の
所定領域をエツチングして、この半導体基板表面に凹所
を形成し、 この凹所を形成した半導体基板表面に絶縁膜を堆積し、 この絶縁膜を形成した半導体基板表面に異方性エンチン
グを施して、前記絶縁膜の前記凹所の内側壁に形成され
た部分を残し、残余の部分をエツチング除去し、 この絶縁膜のエツチング除去後の半導体基板表面に、半
導体結晶をエピタキシャル成長させ、この半導体結晶を
エッチバック法により平坦化して、前記凹所の内側壁に
形成された絶縁膜の端部を露出させ、 前記凹所の内側壁の絶縁膜によって囲まれた前記半導体
結晶と、前記半導体基板とにそれぞれ素子を形成するこ
とを特徴とする。

〔作用〕

この発明の構成によれば、半導体基板には、その表面の
所定領域をエツチングすることよって凹所がパターン形
成される。この状態で前記半導体基板表面に絶縁膜が形
成され、この絶縁膜の前記凹所の内側壁に形成した部分
以外の部分が異方性エツチングによって除去される。す
なわち前記凹所外の部分と、前記凹所の底面の部分の絶
縁膜が除去されることになる。

前記絶縁膜をエツチング除去した半導体基板表面に半導
体結晶をエピタキシャル成長させる。このとき前記凹所
の底面および前記凹所外の半導体基板表面は露出してい
るので、この露出部分に形成される半導体結晶は単結晶
となる。すなわち前記凹所の内側壁に形成した絶縁膜の
上（半導体基板の厚み方向）の部分の半導体結晶は多結
晶となり、残余の部分の半導体結晶は単結晶となる。

前記半導体結晶には、エッチバック法による平坦化処理
が施される。そのようにして前記凹所の内側壁に形成し
た絶縁膜の端部が露出するようにされる。このようにし
て、前記凹所内に形成した半導体単結晶がその周囲の半
導体から分離される。

この後に前記凹所の内側壁に形成した絶縁膜に囲まれた
前記半導体単結晶と、前記半導体基板とにそれぞれ半導
体素子などの素子が形成される。

上述のように、この発明では従来のＳＯ５技術のように
サファイアなどの高価な材料を用いる必要がなく、また
前記凹所内への半導体単結晶の形成は、レーザアニール
などによることなく容易にしかも良好に行うことができ
、したがって素子を形成すべき半導体（半導体単結晶お
よび半導体基板）はいずれも良好な結晶性を有すること
ができるようになるとともに、生産性をも向上すること
ができる。また素子は前記半導体単結晶と半導体基板が
同一平面上に形成されるので、従来のＳＯＩ技術のよう
に多層構造となることがなく、したがって熱放散は良好
に行われる。さらに、従来のＳＩＭＯＸ技術のように、
イオンの注入を行わないので、絶縁膜と半導体基板およ
び半導体単結晶との間の界面は明確であり、したがって
絶縁膜を形成した部位に素子が形成されることを確実に
防ぐことができる。またレーザアニールなどによる表面
の活性化処理を必要としない。

〔実施例〕

第１図はこの発明の一実施例の半導体装置の製造方法を
説明するための断面図である。半導体基板として、（１
００）、Ｐ型、比抵抗１０ｏｈ＋ｘ−ｃｍの３インチシ
リコン基板２０を用い、このシリコン基板２０に既存の
ホトリソグラフィに従って所定領域を露光し、レジスト
パターンを形成した後、ドライエンチングによって前記
シリコン基板２０に深さ３ｐｍの凹所２】をパターン形
成する。この後プラズマＣＶＤによって基板２０全面に
絶縁膜となる酸化シリコン膜２２を０．５　ｔｔ　ｍの
膜厚に堆積する。この状態が第１図（１）に示されてい
る。

なお前記ホトリソグラフィには、第２図に示されるホト
マスクが用いられる。この第２図において斜線部は遮光
部でホトレジストが残る部分であり、残余の部分は透光
部であってこの部分に対応するシリコン基板２０表面に
はホトレジストは残らない。たとえば、１つの遮光部お
よび透光部は一辺が７μｍの正方形とされる。

前記シリコン基板２０のエンチングは、エツチングガス
にＳＦ、とｃｃｐ、の混合ガスを用いた反応性イオンエ
ンチングによって行う。このときのエツチング条件は下
記のとおりである。

ガスｆｉｔ　　ＳＦ、　　ガス：２０ｓｃｃｍＣＣＬガ
ス：　　５　　ｓｅｃｍ ガス圧力　　　　　　　　　５　陶ＴｏｒｒＲＦ電力　
　　　　　　１５０　Ｗ エツチング時間　　　　　　　６　　ｗｉｎさらにエツ
チング後のホトレジストの除去は、０２ガスを用いた以
下の条件下でのドライエツチングにより行う。

ガス流量　　　　　　　　５０ａｃｃ＋＊ガス圧力　　
　　　　　１００　　ｍＴｏｒｒＲＦ電力　　　　　　
　１００　Ｗ エツチング時間　　　　　１０＋ｗｉｎまたプラズマＣ
ＶＤによる酸化シリコン基板膜の形成は、原料ガスとし
て、アルゴン（Ａ「）をベースとした５％のシラン（Ｓ
ＩＨ４）ガスと二酸化窒素（Ｎｏｗ）ガスとの混合ガス
を用い下記の条件で行う。

ガス流量　５ｉＨａガス：２００ｓｃｃｍＮＯ，ガス：
　　１０　　ｓｃｃｍ ＲＦ電力　　　　　　　１５０　Ｗ 堆積時間　　　　　　　　１１　層ｉｎ前記プラズマＣ
ＶＤによる酸化シリコン膜２２の堆積は、凹所２１の側
壁２１ａ、その底面２１ｂおよび凹所２１外のシリコン
板２０表面に全域にわたって均一に行われる。

次に第１図（１）に示す状態から、ドライエンチングに
よって異方性エツチングを行い、前記凹所２１の側壁２
１ａに沿う部分以外の酸化シリコン膜２２を除去する。

この状態が第１図（２）に示されている。

前記酸化シリコン膜２２のエツチングはＣＨＦ。

ガスを用いて行われ、このときのエツチング条件は、下
記のとおりである。

ガス流量　　　　　　　　２０ｓｅｃｍガス圧力　　　
　　　　　　５　　ｍＴｏｒｒＲＦ電力　　　　　　　
１２０　Ｗ エツチング時間　　　　　２５ｍｔｎ このような異方性エツチングでは、シリコン基板２０の
厚み方向へのエツチング速度が速く、シリコン基板２０
の広さ方向へのエツチング広がりが少ないため、酸化シ
リコン膜２２の凹所２１外の部分および凹所２１の底面
２１ｂの部分のみが除去され、凹所２１の内側壁２１ａ
の部分の酸化シリコンＭ２２が残ることになる。

第１図（２）に示す状態のシリコン基板２０上に半導体
結晶であるシリコン２３をエピタキシャル成長させる。

この状態が第１図（３）に示されている。

このときシリコン基板２０が露出している部分（凹所２
１の側壁２１ａに形成した酸化シリコン膜２２以外のシ
リコン基板２０上の部分）に形成されるシリコン２３は
単結晶シリコン２４となり、前記酸化シリコン膜２２の
上方に形成されるシリコン２３は多結晶シリコン２５と
なる。前記シリコン２３のエピタキシャル成長は、ジク
ロロシラン（ＳｉＨｚＣｊ！ｘ）と水素（Ｈ８）との混
合ガスを原料ガスとした通常の熱ＣＶＤ法によって、下
記の条件で行われる。

ガス圧力　　　　　　　７００Ｔｏｒｒ基板温度　　　
　　　１０００　℃ 成長時間　　　　　　　　１７ｍ１ｎ この条件下で、前記シリコン２３の膜厚は５μｍとなる
。

第１図（３）に示された状態から、通常のエッチバック
法によって前記シリコン２３を前記凹所２１の側壁２１
ａの部分に形成した酸化シリコン膜２２の端部２２ａが
露出するまでエツチングして表面を平坦化する。そして
前記酸化シリコン膜２２によって凹所２１内のシリコン
２３とシリコン基板２０とを分離し、前記凹所２１内の
シリコン２３とシリコン基板２０とにそれぞれ半導体素
子２６．２７を既存のプレーナ技術によって形成する。

前記エッチバック法は、第１図（３）図示の状態でシリ
コン２３表面にホトレジスト（ＯＥＰＲ−８００；商品
名：東京応化型）を２μｍ厚に塗布し、このホトレジス
トにプリベータを施してこのホトレジストによって表面
を平坦化した後、Ｎ　Ｆ　ｓガスとＮ、ガスとの混合ガ
スを用いた反応性イオンエツチングによって、ホトレジ
ストとシリコン２３とのエツチングレートが等しくなる
条件でエツチングを行うものである。このときのエツチ
ング条件を以下に示す。

ガス流量　ＮＦ３ガス：　　３０　５ｃｃｔａＮ８　ガ
ス：　　１０　　ｓｃｃｍ ガス圧力　　　　　　　１７０　５ＴｏｒｒＲＦ電力　
　　　　　　２００　Ｗ エツチング時間　　　　　１８ｓｉｎ なお第１図（４）において、半導体素子２６．２７の参
照符号２６ａ、２７ａで示す部分は、たとえばＭＯＳ）
ランジスタにおけるゲート電極部であって、これらの部
分とシリコン２３．シリコン基板２０との間にはたとえ
はゲート絶縁膜（図示せず）などが形成される。

以上のようにして作製された、半導体装置において凹所
２１内に形成したシリコン２３とシリコン基板２０とに
関して、Ｘ線回折法でロッキングカーブを測定したとこ
ろ、ロッキングカーブの半値幅はシリコン基板２０で約
１＃、シリコン２３で約Ｖ〜２＃となり、はぼ同程度の
長距離秩序を有することが確認された。また、短距離秩
序性を透過電子顕微ｉＩＩ（ＴＥＭ）を用いて調べたと
ころ、スポットの位置に差異は無く、短距離秩序性も良
好であることが判った。

さらに通常のプレーナ技術でシリコン基板に形成したＭ
ＯＳトランジスタ素子と、この実施例に従って作製した
トランジスタ素子について、昇温昇圧試験、電圧−電流
特性、容量−電圧特性、ストレス試験などの素子寿命加
速試験を行ったところ全く差がなく、再結晶化による素
子特性の劣化は認められなかった。

以上のように、この実施例によれば第４図に示された従
来のＳＯ３技術のようにサファイアなどの高価な材料を
用いないので半導体装置を廉価に作製することができる
。また、凹所２１内および凹所２１外のシリコン基板２
０上では、シリコン２３をシリコン基板２０に接触させ
てエピタキシャル成長させることができるので、レーザ
アニールを行うことなくシリコン２３の単結晶を良好に
しかも容易に形成することができる。

また第１図（４）に示すように半導体素子２６．２７は
略同−平面に形成され、第５図に示された従来のＳｏｌ
技術のように多層構造となることはなく、したがって熱
放散性に優れている。また、素子が略同−平面上に形成
される結果として、シリコン基板２０の形状が多少悪く
ても素子に劣化が生じることがない。さらに、酸化シリ
コン膜２２とシリコン基板２０およびシリコン２３との
界面は明確であるので、従来のＳＩＭＯＸ技術のように
絶縁物中に素子を形成したりなどすることを確実に防ぐ
ことができる。

さらにこの実施例では、酸化シリコン膜２２はプラズマ
ＣＶＤ法によって形成されるので、その応力の制御が容
易であり、したがってこの酸化シリコン膜２２が劣化す
ることはない。

〔発明の効果〕

以上のようにこの発明の半導体装置の製造方法によれば
、従来のＳＯ３技術のようにサファイアなどの高価な材
料を用いる必要がないので、廉価に作製することができ
、低コスト化に有利である。

また素子を形成すべき半導体（凹所内で絶縁膜に囲まれ
た半導体単結晶および半導体基板）はいずれも良好な結
晶性を有することができる。

また素子は半導体単結晶と半導体基板との表面近傍で略
同−平面に形成されるので、従来のＳＯｒ技術のように
多層構造となることがなく、したがって熱放散は良好に
行われる。さらに、従来のＳＩＭＯＸ技術のように、イ
オンの注入を行わないので、絶縁膜と半導体基板および
半導体単結晶との間の界面は明確であり、したがって絶
縁膜を形成した部位に素子が形成されることを確実に防
ぐことができる。このようにして素子特性が格段に向上
される。

【図面の簡単な説明】

第１図はこの発明の一実施例の半導体装置の製造方法を
説明するための断面図、第２図は凹所２１の形成のため
に用いられるホトマスクの簡略化した平面図、第３図は
埋設絶縁分離技術を説明するための断面図、第４図はＳ
Ｏ３技術を示す断面図、第５図はＳｏｌ技術を示す断面
図、第６図はＳＩＭＯＸ技術を示す断面図、第７図は第
６図に示された構成においてシリコン基Ｆｉ、１５内の
酸素イオン濃度分布を示すグラフである。 ２０・・・シリコン基板（半導体基板）、２１・・・凹
所、２２・・・酸化シリコン膜（絶縁膜）、２３・・・
シリコン（半導体結晶）、２６．２７・・・半導体素子
２１凹涛 ７ａ 第１図 へ 寸 ｑ）

Claims (1)

1. 【特許請求の範囲】 半導体基板表面の所定領域をエッチングして、この半導
   体基板表面に凹所を形成し、 この凹所を形成した半導体基板表面に絶縁膜を堆積し、 この絶縁膜を形成した半導体基板表面に異方性エッチン
   グを施して、前記絶縁膜の前記凹所の内側壁に形成され
   た部分を残し、残余の部分をエッチング除去し、 この絶縁膜のエッチング除去後の半導体基板表面に、半
   導体結晶をエピタキシャル成長させ、この半導体結晶を
   エッチバック法により平坦化して、前記凹所の内側壁に
   形成された絶縁膜の端部を露出させ、 前記凹所の内側壁の絶縁膜によって囲まれた前記半導体
   結晶と、前記半導体基板とにそれぞれ素子を形成するこ
   とを特徴とする半導体装置の製造方法。