JP2019534559A - 半導体構造体を形成する方法および縦型トランスポートｆｅｔ構造体 - Google Patents

半導体構造体を形成する方法および縦型トランスポートｆｅｔ構造体 Download PDF

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Abstract

【課題】ＶＴＦＥＴ構造体の上部ソースまたはドレイン領域を形成するための低温エピタキシャル・シリコン堆積を提供する。【解決手段】この方法は、一般には、第１の表面上および別の表面上に５００℃未満の温度でドーパントを有するシリコン層をエピタキシャル成長させて、第１の表面上に単結晶シリコンを形成し、別の表面上にポリシリコンまたはアモルファス・シリコンを形成することを含む。次に、エピタキシャル成長させたシリコン層を５００℃未満の温度で、別の表面上のポリシリコン／アモルファス・シリコンを選択的に除去するためと第１の表面上に形成された単結晶シリコンの外表面の上および中にゲルマニウム拡散領域を形成するために有効な時間だけ、ＨＣｌとゲルマンとを含むエッチャントに暴露する。【選択図】図６

Description

本発明は、一般には半導体デバイス製造方法およびその結果の構造体に関する。より詳細には、本発明は、製造方法およびその結果としての縦型トランスポート電界効果トランジスタを含む半導体デバイス構造体に関する。
現代の半導体デバイス製造プロセスにおいては、単一のウエハ上に電界効果トランジスタ（ＦＥＴ）などの多数の半導体デバイスが作製される。縦型電界効果トランジスタ（ＶＦＥＴ）など、ある種の非平面トランジスタ・デバイス・アーキテクチャは、アクティブ領域の外部に接触させることができる半導体フィンとサイドゲートとを採用し、その結果、横型デバイスよりもデバイス密度およびパフォーマンスが向上している。縦型トランスポート電界効果トランジスタ（ＶＴＦＥＴ）は、とりわけ、回路占有面積の縮小という点で利点があるため、標準横型ＦＥＴ構造に代わる有望な構造の１つである。この種の構造では、フィンＦＥＴにおける横方向の電流の流れとは異なり、電流の流れが支持ウエハに対して垂直である。
本発明は、半導体構造体を形成する方法、ＶＴＦＥＴデバイスに上部ソースまたはドレイン領域を形成する方法およびＶＴＦＥＴ構造体を提供する。
本発明の１つまたは複数の実施形態によると、半導体構造体を形成する方法が提供される。この方法は、単結晶シリコンを含む第１の表面と、誘電材料を含む少なくとも１つの別の表面とを含む基板を設けることを含む。基板上に、ドーパントを有するシリコン層を５００℃未満の温度でエピタキシャル成長させて、第１の表面上の単結晶シリコンと、別の表面上のポリシリコン／アモルファス・シリコンとを形成する。エピタキシャル成長させたシリコン層は、５００℃未満の温度でＨＣｌとゲルマンとを含むエッチャントに、別の表面上のポリシリコン／アモルファス・シリコンを選択的に除去するとともに第１の表面上に形成された単結晶シリコンの外面の上および中にゲルマニウム拡散領域を形成するのに有効な時間だけ暴露される。
１つまたは複数の実施形態では、ＶＴＦＥＴデバイスにおける上部ソースまたはドレイン領域を形成する方法が、部分的ＶＴＦＥＴ構造体を含む半導体基板をエピタキシャル堆積チャンバ内に配置することを含む。部分的ＶＴＦＥＴ構造体は、基板と、底部ドープ・ソースまたはドレイン領域と、底部ドープ・ソースまたはドレイン領域から延びる縦向きチャネル領域と、チャネル領域の上で、底部ドープ・ソースまたはドレイン領域の一部に重なる底部スペーサと上部スペーサとの間にあるゲート・スタックとを含む。部分的ＶＴＦＥＴ構造体の堆積面は、誘電材料と、チャネル領域の最上部とを含む。材料層の堆積のために、堆積面に第１のソース・ガスが５００℃未満の温度で当てられる。第１のソース・ガスは、リン含有ガスと、ＳｉＨ４とＳｉ２Ｈ６とＳＩ３Ｈ８とＳｉ４Ｈ１０とからなるグループから選択されたシリコン含有ガスとを含む。誘電材料上にドープ・ポリシリコン／アモルファス・シリコン層が形成され、チャネル領域の露出された最上部上にドープ単結晶シリコン層が形成される。表面改質およびエッチングのために第２のソース・ガスが当てられる。第２のソース・ガスは、ＨＣｌとゲルマンとを含む。表面改質は、ドープ単結晶シリコンに対してドープ・ポリシリコン／アモルファス・シリコン層の一部を選択的に除去するとともにＶＴＦＥＴデバイスに上部ソースまたはドレイン領域を形成するように、ＨＣｌのエッチャントとの接触時にゲルマニウム原子拡散部分を除去可能にするために、ゲルマニウム原子をポリシリコン／アモルファス・シリコンの一部に選択的に拡散させる。
１つまたは複数の実施形態では、ＶＴＦＥＴ構造体は、フィン構造の縦向きチャネル領域から延びる上部ソースまたはドレイン領域の外面に形成されたゲルマニウム原子拡散領域を含むドープ単結晶シリコンの上部ソースまたはドレイン領域を含み、縦向きチャネル領域は、底部ソースまたはドレイン領域と上部ソースまたはドレイン領域との間に延びる。
本発明の対象物は、本明細書の末尾にある特許請求の範囲で具体的に示され、明確に定義されている。上記およびその他の特徴および利点は、添付図面とともに以下の詳細な説明を読めば明らかになる。
本発明の１つまたは複数の実施形態による、上部ソースまたはドレイン領域の形成までのＶＴＦＥＴ構造体の断面図を示す図である。 本発明の１つまたは複数の実施形態による、誘電体面上にドープ・ポリシリコン／アモルファス・シリコンが形成され、チャネル領域面上にドープ単結晶シリコンが形成された、図１のＶＴＦＥＴ構造体上のドープ・シリコン層の低温堆積後のＶＴＦＥＴ構造体の断面図を示す図である。 本発明の１つまたは複数の実施形態による、基板をＨＣｌとゲルマンとのガス状混合物に暴露してドープ・ポリシリコン／アモルファス・シリコンの一部を選択的に改質した後の、図２のＶＴＦＥＴ構造体の断面図を示す図である。 本発明の１つまたは複数の実施形態による、基板をＨＣｌとゲルマンとのガス状混合物に継続して暴露して、改質部分を選択的にエッチングし、ドープ・ポリシリコン／アモルファス・シリコンの別の一部を選択的に改質した後の、図３のＶＴＦＥＴ構造体の断面図を示す図である。 本発明の１つまたは複数の実施形態による、基板をＨＣｌとゲルマンとのガス状混合物に継続して暴露して、上記別の改質部分を選択的にエッチングし、ドープ・ポリシリコン／アモルファス・シリコンの残りの部分を選択的に改質した後の、図４のＶＴＦＥＴ構造体の断面図を示す図である。 本発明の１つまたは複数の実施形態による、基板をＨＣｌとゲルマンとのガス状混合物に継続して暴露して、ポリシリコン／アモルファス・シリコンの上記残りの改質部分を選択的にエッチングした後の、図５のＶＴＦＥＴ構造体の断面図を示す図である。 本発明の１つまたは複数の実施形態による、層間誘電体堆積と、上部ソースまたはドレイン領域への接点の形成との後の、図６のＶＴＦＥＴ構造体の断面図を示す図である。 本発明の１つまたは複数の実施形態による、図１のＶＴＦＥＴ構造体上のドープ・シリコン層の低温堆積と基板のＨＣｌとゲルマンとのガス状混合物への暴露とのサイクル後の、図１のＶＴＦＥＴ構造体の断面図を示す図である。 本発明の１つまたは複数の実施形態による、図のＶＴＦＥＴ構造体がドープ・シリコン層の低温堆積と基板のＨＣｌとゲルマンとのガス状混合物への暴露との１サイクル後のものである、誘電体面を越えて延びるチャネル領域を含む図１のＶＴＦＥＴ構造体の断面図を示す図である。 本発明の１つまたは複数の実施形態による、図のＶＴＦＥＴ構造体がドープ・シリコン層の低温堆積と基板のＨＣｌとゲルマンとのガス状混合物への暴露とのサイクルの後のものである、誘電体面を越えて延びるチャネル領域を含む図１のＶＴＦＥＴ構造体の断面図を示す図である。 本発明の１つまたは複数の実施形態による、低温堆積によりシリコン基板およびシリコン窒化物ハード・マスク層上に堆積されたリン・ドープ・シリコン層の顕微鏡写真を示す図である。 本発明の１つまたは複数の実施形態による、ＨＣｌのエッチャントへの暴露後の、シリコン基板およびシリコン窒化物ハード・マスク層上に堆積された図１１のリン・ドープ・シリコン層を示す図である。 本発明の１つまたは複数の実施形態による、ＨＣｌとゲルマンとのエッチャントへの暴露後の、シリコン基板およびシリコン窒化物ハード・マスク層上に堆積された図１１のリン・ドープ・シリコン層を示す図である。 本発明の１つまたは複数の実施形態による、ポリシリコン／アモルファス・シリコンを基板から選択的に除去するのに有効な時間だけＨＣｌとゲルマンとのエッチャントに暴露した後の、シリコン基板およびシリコン窒化物ハード・マスク層上に堆積された図１１のリン・ドープ・シリコン層を示す図である。
本発明は、一般には、ＶＴＦＥＴ構造体のための上部ソース／ドレインを形成するためにドープ・シリコンの非選択的低温堆積を使用した、ＶＴＦＥＴ構造体およびそのＶＴＦＥＴ構造体の形成方法を対象とする。以下でより詳細に説明するように、この方法およびその結果としてのＶＴＦＥＴ構造体は、一般に、非選択的堆積シリコンを表面改質し、それに続いてエッチングを行うことを含む。表面改質およびエッチングは、５００℃未満の比較的低温で表面をＨＣｌとゲルマン（ＧｅＨ４）とのガス状混合物に暴露することを利用する。この表面改質およびエッチングは、シリコンの非選択的堆積と同じエピタキシャル・チャンバ内で行うことができるので有利である。
本明細書では、本発明の様々な実施形態について関連図面を参照しながら説明する。本発明の範囲から逸脱することなく、他の実施形態も考案することができる。なお、以下の説明および図面では、要素間の様々な接続および位置関係（例えば、上、下、隣接など）が記載されている。これらの接続または位置関係あるいはその両方は、特に記載のない限り、直接または間接とすることができ、本発明はこれに関して限定的であることを意図しない。したがって、実体間の結合とは、直接的または間接的結合を指すことがあり、実体間の位置関係は直接的または間接的位置関係であり得る。
特許請求の範囲および本明細書の解釈のために以下の定義および略語を使用するものとする。本明細書で使用される「含んでいる（ｃｏｍｐｒｉｓｅｓ）」、「含む（ｃｏｍｐｒｉｓｉｎｇ）」、「含んでいる（ｉｎｃｌｕｄｅｓ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「有している（ｈａｓ）」、「有する（ｈａｖｉｎｇ）」、「含有している（ｃｏｎｔａｉｎｓ）」、または「含有する（ｃｏｎｔａｉｎｉｎｇ）」あるいはこれらの任意の他の変形は、非排他的包含を含むものと意図されている。例えば、列挙されている要素を含む組成、混合物、プロセス、方法、品目、または装置は、必ずしもそれらの要素のみに限定されず、明示的に列挙されていない他の要素、またはそのような組成、混合物、プロセス、方法、品目または装置に特有の他の要素も含み得る。
さらに、本明細書では「例示の」という用語を使用して、「例、事例または例示となる」ことを意味する。「例示の」として本明細書に記載されているいずれの実施形態または設計も、必ずしも、他の実施形態または設計よりも好ましいかまたは有利であるものと解釈されるべきではない。「少なくとも１つの」および「１つまたは複数の」という用語は、１以上の任意の整数、すなわち１、２、３、４などを含むものと理解される。「複数の」という用語は、２以上の任意の整数、すなわち、２、３、４、５などを含むものと理解される。「接続」という用語は、間接的な「接続」と直接的な「接続」とを含み得る。
本明細書で「一実施形態」「ある実施形態」、「例示の実施形態」などと言う場合、それは、記載されているその実施形態が、特定の特徴、構造または特性を含み得ることを示している。また、そのような語句は必ずしも同じ実施形態を指していない。さらに、ある実施形態に関連して特定の特徴、構造または特性が記載されている場合、明示的に記載されているか否かを問わず、他の実施形態に関連してそのような特徴、構造または特性に影響を及ぼすことが当業者の知識の範囲内にあるものと認められる。
以下の説明において、「上部」、「下部」、「右」、「左」、「垂直すなわち縦」、「水平」、「最上部」、「底部」という用語およびこれらの派生語は、記載されている構造および方法に対して、図面における向きの通りの関係にあるものとする。「重なっている」、「〜の上に（ａｔｏｐ）」、「〜上に（ｏｎ ｔｏｐ）」、「〜の上に位置する」または「〜上に位置する」という用語は、第１の構造などの第１の要素が、第２の構造などの第２の要素の上に存在することを意味し、その際、第１の要素と第２の要素との間にインターフェース構造などの介在要素が存在し得る。「直接接触」という用語は、第１の構造などの第１の要素と、第２の構造などの第２の要素とが、それら２つの要素の接合部に中間の導電層、絶縁層または半導体層なしに接続されることを意味する。なお、例えば「第１の要素が第２の要素に対して選択的」などの、「〜に対して選択的」という用語は、第１の要素がエッチングされることができ、第２の要素がエッチ・ストップとして機能することができることを意味する。
簡潔にするために、本明細書では半導体デバイスおよび集積回路（ＩＣ）製造に関する従来の技術については詳述しない。また、本明細書に記載の様々な作業およびプロセス工程は、本明細書に詳細に記載されていない追加の工程または機能を有するより包括的な手順またはプロセスに組み込むことができる。具体的には、半導体デバイスおよび半導体ベースのＩＣの製造における様々な工程が周知であり、したがって、簡潔にするために、本明細書では多くの従来の工程については、プロセスの周知の詳細を示さずに、簡単に言及するだけであるか、またはまったく省くものとする。
ただし、背景として、本発明の１つまたは複数の実施形態の実装において利用可能な半導体デバイス製造プロセスのより概説的な説明を以下に示す。本発明の１つまたは複数の実施形態を実装する際に使用される具体的な製造作業は個々には知られている場合があるが、本発明の作業またはその結果の構造あるいはその両方の、記載されている組み合わせは独自のものである。したがって、本発明によるＶＴＦＥＴデバイスにおける上部ソース／ドレインを形成するための非選択的低温堆積プロセスを利用する半導体デバイスの製造に関連して記載されている作業の独自の組み合わせは、半導体（例えばシリコン）基板上で行われる様々な個別に知られた物理的および化学的プロセスを利用しており、そのうちのいくつかについて以下の各段落で説明する。
一般に、ＩＣにパッケージ化されるマイクロチップを形成するために使用される様々なプロセスは、４つの大まかなカテゴリ、すなわち、膜堆積と、除去／エッチングと、半導体ドーピングと、パターン形成／リソグラフィとに分類される。堆積は、ウエハ上に材料を成長、コーティング、またはその他の方法で移す任意のプロセスである。利用可能な技術としては、物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、電気化学堆積（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、および最近では原子層堆積（ＡＬＤ）などがある。
除去／エッチングは、ウエハから材料を除去する任意のプロセスである。例としては、エッチング・プロセス（ウェットまたはドライ）、化学機械平坦化（ＣＭＰ）などがある。例えば、反応性イオン・エッチング（ＲＩＥ）は、化学反応性プラズマを使用して、露出表面から材料の一部を取り除くイオンの衝撃に材料をさらすことにより、半導体材料のマスクされたパターンなどの材料を除去するドライ・エッチングの一種である。プラズマは、電磁界により低圧（真空）下で生成される。
半導体ドーピングは、例えば、一般には拡散またはイオン注入あるいはその両方によってトランジスタのソースおよびドレインをドーピングすることによる電気特性の改変である。これらのドーピング・プロセスの後に、炉アニールまたは高速熱アニール（ＲＴＡ）が行われる。アニールは、注入されたドーパントを活性化する役割を果たす。導体（例えばポリシリコン、アルミニウム、銅など）と絶縁体（例えば様々な形態の二酸化シリコン、シリコン窒化物など）の両方の膜を使用して、トランジスタとその構成要素を接続および分離する。半導体基板の様々な領域の選択的ドーピングによって、電圧の印加により基板の導電率を変化させることができる。これらの様々な構成要素からなる構造を形成することによって、数百万個のトランジスタを作製し、互いに配線して最新のマイクロエレクトロニクス・デバイスの複雑な回路を形成する。
半導体リソグラフィは、後でパターンを基板に転写するために、半導体基板上に３次元レリーフ・イメージまたはパターンを形成することである。半導体リソグラフィでは、フォトレジストと呼ばれる感光性ポリマーによってパターンが形成される。トランジスタを構成する複雑な構造と、回路の数百万個のトランジスタを接続する多数の配線とを作製するために、リソグラフィ工程とエッチ・パターン転写工程とが複数回繰り返される。ウエハ上にプリントされる各パターンは、その前に形成されたパターンと位置合わせされ、導体、絶縁体および選択的ドープ領域が徐々に構築されて最終的なデバイスを形成する。
次に、本発明に関連する技術のより詳細な説明に移ると、本明細書で前述したように、縦型トランスポート電界効果トランジスタ（ＶＴＦＥＴ）などの一部の非平面トランジスタ・デバイス・アーキテクチャは、アクティブ領域の外部に接触させることができる半導体フィンとサイドゲートとを採用し、その結果、横型デバイスよりもデバイス密度とパフォーマンスが向上する。
本発明の実施形態による、ＶＴＦＥＴ構造体の上部ソース／ドレイン領域を形成するための非選択的低温堆積プロセスを含む方法およびその結果としての構造について、図１ないし図１０の添付図面を参照しながら以下に詳細に説明する。これらの方法は、低温堆積プロセスに加えて、堆積ドープ・ポリシリコンまたはアモルファス・シリコンあるいはその両方の表面改質と、その、上部ソース／ドレインの堆積ドープ単結晶シリコンに対する選択的エッチングとを含む。
図１に、上部ソースまたはドレイン・モジュール（以下、「ソース／ドレイン」と呼ぶ）の形成までのＶＴＦＥＴ構造体１００を表す断面図を示す。本発明はこの特定の構造には限定されず、上部ソース／ドレイン・モジュールの形成までのＶＴＦＥＴのいかなる特定の形成方法にも限定されないものと意図されていることはわかるであろう。当業者には、上部ソース／ドレイン・モジュールの直前のＶＴＦＥＴ構造体は、平面を含むことができ、あるいは、トポグラフィを含むことができることがわかるであろう。
上部ソース／ドレイン・モジュールの形成までのＶＴＦＥＴ構造体１００は、概ね、図１に示すように以下の構成要素を含む。まず、構造体１００は、基板１０４上に形成された底部エピタキシ領域１０２を含み、底部エピタキシ領域は、底部ソースまたはドレイン領域を画定するようにドーピングされる。底部エピタキシ領域１０２のドーピングは、例えば拡散またはイオン注入あるいはその両方などの様々な方法によって基板１０４に形成されたソースまたはドレイン領域として構成されることができる。
基板１０４は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＩＩ／ＩＶ、および例えばＩｎＡｓ、ＧａＡｓおよびＩｎＰなどのＩＩＩ／Ｖ化合物半導体を含むがこれらには限定されない、任意の半導体材料などの任意の適合する基板材料とすることができる。これらの半導体材料からなる多層構造も基板１０４として使用することができる。１つまたは複数の実施形態において、および、基板１０４がバルク半導体基板の残りの半導体材料部分である場合、基板１０４は、例えば単結晶シリコンなどの単結晶半導体材料からなり得る。ある実施形態では、バルク半導体基板の残りの半導体部分の結晶方位は、｛１００｝、｛１１０｝、｛１１１｝または、周知の結晶方位のうちの他の任意の結晶方位とすることができる。ある実施形態において、および、基板１０４がバルク半導体基板の残りの半導体材料部分である場合に、以下で詳細に説明するように、各半導体フィンが、基板１０４と同じ半導体材料または基板１０４と異なる半導体材料を含むことができる。
別の実施形態では、基板１０４は、セミコンダクタ・オン・インシュレータ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ：ＳＯＩ）基板（具体的に図示せず）の絶縁層を少なくとも含む。具体的に図示されていないが、当業者には、ＳＯＩ基板はハンドル基板と、ハンドル基板の上面上に位置する絶縁体層と、絶縁体層の最上面上に位置する半導体層とを含むことがわかる。ハンドル基板は、絶縁体層および半導体層に機械的支持を与える。このようなＳＯＩ基板の半導体層は、半導体フィンに加工することができる。
ＳＯＩ基板のハンドル基板と半導体層とは、同じかまたは異なる半導体材料を含むことができる。本明細書でハンドル基板および半導体層の半導体材料に関連して使用される「半導体」という用語は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＩＩ／ＶＩ、および例えばＩｎＡｓ、ＧａＡｓまたはＩｎＰなどのＩＩＩ／Ｖ化合物半導体を含む、任意の半導体材料を指す。これらの半導体材料からなる多層構造を、ハンドル基板および半導体層の半導体材料として使用することも可能である。１つまたは複数の実施形態では、ハンドル基板と半導体層の両方がシリコンで形成される。ある実施形態では、ハンドル基板は、例えば誘電材料または導電材料あるいはその両方を含む、非半導体材料である。さらに他の実施形態では、ハンドル基板を省くことができ、基板１０４は絶縁体層のみを含む。
１つまたは複数の実施形態では、ハンドル基板と半導体層とは、同じかまたは異なる結晶方位を有することができる。例えば、ハンドル基板または半導体層あるいはその両方の結晶方位は、｛１００｝、｛１１０｝、または｛１１１｝とすることができる。これらの具体的に挙げたものに加えて、他の結晶方位も本願において使用可能である。ＳＯＩ基板のハンドル基板または半導体層あるいはその両方は、単結晶半導体材料、多結晶材料、またはアモルファス材料とすることができる。典型的には、少なくとも半導体層が単結晶半導体材料である。
ＳＯＩ基板の、基板１０４として採用することができる絶縁層は、結晶または非結晶酸化物または窒化物あるいはその両方とすることができる。一実施形態では、絶縁層は、例えば二酸化シリコンなどの酸化物である。別の実施形態では、絶縁層は、例えばシリコン窒化物または窒化ホウ素などの窒化物である。さらに他の実施形態では、絶縁層は、二酸化シリコンと、シリコン窒化物または窒化ホウ素の一方との任意の順序の多層積層体である。
ＳＯＩ基板は、例えばＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔａｔｉｏｎ ｏｆ ＯＸｙｇｅｎ）または層転写を含む標準プロセスを利用して形成することができる。層転写プロセスが採用される場合、２つの半導体ウエハを互いに接着した後で任意選択の薄化工程を行うことができる。この任意選択の薄化工程は、半導体層の厚さを薄くして、より望ましい薄さを有する層とする。
一例として、ＳＯＩ基板の半導体層の厚さは１０ｎｍないし１００ｎｍとすることができる。上記の厚さ範囲より薄いかまたは厚いその他の厚さも、ＳＯＩ基板の半導体層の厚さとして使用可能である。ＳＯＩ基板の絶縁体層は、１ｎｍないし２００ｎｍの厚さを有することができる。上記の厚さ範囲より薄いかまたは厚いその他の厚さも絶縁体層として採用可能である。
図１に示す第１の例示の半導体構造体は、最初に、（上記で定義したような）バルク半導体基板または（上記で定義したような）ＳＯＩ基板を設けることによって形成可能である。基板上に形成される隣接し合うデバイスは、シャロー・トレンチ・アイソレーション領域１０５によって分離されることができる。シャロー・トレンチ・アイソレーション領域１０５は、半導体デバイス製造プロセスの初期段階、例えば例示のＶＴＦＥＴなどのトランジスタが形成される前に、形成することができる。シャロー・トレンチ・アイソレーション領域１０５を形成するための重要なステップは、典型的には、基板１０４にトレンチのパターンをエッチングすることと、トレンチを埋めるように１つまたは複数の誘電材料（二酸化シリコンなど）を堆積させることと、化学機械平坦化などの技術を使用して余分な誘電体を除去することとを含む。
底部エピタキシ領域１０２上に縦向き半導体フィン１０６が形成され、底部エピタキシ領域１０２に結合される。半導体フィン１０６を形成する任意の知られている組成および方式を使用することができる。１つまたは複数の実施形態では、パターン形成されたハード・マスク（図示せず）をエッチングして基板１０４の一部を露出させる。基板１０４の露出部分を除去して、複数あるうちの２つが図示されている複数の半導体フィンを形成することができる。次に、パターン形成されたハード・マスクを、ウェット・エッチング・プロセスまたはドライ・エッチング・プロセスによって除去する。ゲート金属１１２と、ｈｉｇｈ ｋ（高誘電率）誘電領域１１４と、仕事関数金属１１６とを含むゲート・スタック１１０が、半導体フィン１０６のチャネル領域１０８の上に形成される。ゲート・スタック１１０を形成する任意の知られている組成および方式を利用することができる。ゲート・スタック１１０は、ＶＴＦＥＴを形成するための作業中に、例えば、タングステン（Ｗ）、窒化チタン（ＴｉＮ）などで形成することができる。ある実施形態では、ゲート・スタック１１０の仕事関数を改変するように、ｈｉｇｈ ｋ誘電領域１１４が、ゲート・スタック１１０と半導体フィン１０６との間に形成される。ｈｉｇｈ ｋ誘電領域１１４は、２成分または３成分ｈｉｇｈ ｋ誘電膜、例えばＨｆＯ２、Ｌａ２Ｏ３、Ａｌ２Ｏ３、ＴｉＯ２、ＨｆＳｉＯ４、ＬａＡｌＯ３などで形成することができる。
ある実施形態では、ゲート・スタック１１０と底部エピタキシ領域１０２との間に底部スペーサ１１８が形成される。底部スペーサ１１８は、例えば、ｌｏｗ ｋ（低誘電率）窒化物、シリコン窒化物（ＳｉＮ）、シリコン酸素窒化炭素（ＳｉＯＣＮ），またはシリコンボロン窒化炭素（ＳｉＢＣＮ）などの任意の適合する材料とすることができる。ある実施形態では、ハード・マスクとして機能することができるスペーサ１２０を半導体フィン１０６に重ねて形成することができる。スペーサ１２０は、例えば、ＳｉＮなどの任意の適合する材料とすることができ、底部スペーサ１１８と同じかまたは異なるものとすることができる。
構造体１００は、層間誘電層（ＩＬＤ）１２２をさらに含む。ＩＬＤ１２２を形成する任意の知られている組成および方式を利用することができる。一例として、ＩＬＤは、無機誘電体または有機誘電体を含む任意の誘電材料を含むことができる。誘電材料として使用可能な適合する誘電体のいくつかの例としては、ＳｉＯ２、シルセスキオキサン、Ｓｉ、Ｃ、ＯおよびＨの原子を含む炭素ドープ酸化物（すなわち有機シリケート）、熱硬化性ポリアリーレン・エーテル、またはこれらからなる多層構造などがあるが、これらには限定されない。「ポリアリーレン」という用語は、例えば、酸素、硫黄、スルホン、スルホキシド、カルボニルなどの、化学結合、縮合環、または不活性連結基によって結合された、アリール部分または不活性置換アリール部分を指すために使用されている。ＩＬＤは、当技術分野で一般に知られているように、スピン・オン・プロセス、ＰＥＣＶＤプロセスなどによって堆積させることができる。さらに他の実施形態では、上部スペーサ１１８に対して選択的な化学機械平坦化（ＣＭＰ）を使用して、ＩＬＤの余分な部分（オーバーバーデンと呼ばれる）を除去する。
図のように、半導体フィン１０６の表面が露出される。表面を露出させる任意の知られている方式を利用することができる。ある実施形態では、方向性エッチ・バックによって表面５００を露出させる。
次に図２を参照すると、リン・ドープ・シリコン層の非選択的低温堆積後の、構造体１００の断面図が示されている。先進的ゲート・スタック材料の熱履歴の限度のために、５００℃未満の温度の低温堆積が一般に望まれる。しかし、上述のように低温堆積は一般には非選択的であり、シリコン成長のためにＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８、Ｓｉ４Ｈ１１０などのプリカーサを含むシリコンを利用する。リンのドーピングのために、ＰＨ３をガス源として使用することができる。非選択的低温成長プロセスを使用して、誘電体表面、例えば１２２、１２０に、リン・ドープ半結晶（すなわちポリシリコン）またはリン・ドープ非結晶アモルファス・シリコンあるいはその両方（本明細書では「ポリ／アモルファス・シリコン」と呼ぶ）を形成することができ、フィン構造１０６のチャネル領域１０８の露出表面上にリン・ドープ・単結晶シリコンを形成することができる。異なる結晶方位における成長速度の違いにより、チャネル１０８上に単結晶シリコンの多面上部ソース／ドレイン領域が形成され、これは菱形（ｄｉａｍｏｎｄ）形状として図示されている。
選択的エピタキシを実現するための低温プロセスに付随する課題の１つは、ポリ／アモルファス層のエッチ速度が大幅に低下することである。また、ポリ／アモルファス・シリコンと単結晶シリコンとのエッチ速度差はほぼ同じである。
図３に、ポリ／アモルファス・シリコン層１３２の一部１５０の表面改質後の構造体１００の断面図が示されている。この部分１５０の改質は、エピタキシャル・チャンバ内で５００℃未満の温度でＨＣｌとゲルマン（ＧｅＨ４）とを含むガス状混合物の低温フロー・プロセスにさらすことによってもたらされる。このガス状混合物から提供されるゲルマニウム原子は、きわめて低い単結晶シリコンよりも著しく速い速度でポリ／アモルファス・シリコン層内に拡散することがわかっている。また、ゲルマニウム原子は、ポリ／アモルファス・シリコン層の一部に拡散し、その後、改質された表面はガス状混合物中に存在するＨＣｌによるＨＣｌエッチングでエッチングされやすい。ポリ／アモルファス・シリコン層１３２の一部１５０へのゲルマニウム原子の拡散がない場合、ポリ／アモルファス・シリコン層は、ＨＣｌエッチングに対して耐性を示す。すなわち、ゲルマンへの暴露で表面が改質されて初めて、エッチング速度が著しく速くなる。シリコン単独でのＨＣｌエッチング速度は、ポリシリコンかアモルファス・シリコンか単結晶シリコンかを問わず、ごく低く、すなわちゼロに近い。
表面改質およびエッチング・プロセスは、一般に、温度、圧力、時間、ゲルマンに対するＨＣｌの比、シリコン中のリン・ドーピング濃度などに依存する。これらのパラメータの変更は、十分に当業者の技術の範囲内である。
５００℃未満の温度でのポリ／アモルファス層へのゲルマニウム原子の拡散とガス状ＨＣｌへの同時暴露との結果として、ポリ／アモルファス層１３２のゲルマニウム拡散部分１５０が図４に図示されている点線のエッチングされた領域で示されているように除去された後の構造体１００の断面図が、図４に示されている。さらに、ガス状混合物中に存在するゲルマンが、ポリ／アモルファス・シリコン層１３２の別の部分１５２に拡散するゲルマニウム原子を提供する。
図５に、部分１５２の除去と、ポリ／アモルファス・シリコン層１３２の残りの部分１５４におけるゲルマニウム原子による表面改質の後の、構造体１００の断面図が示されている。参照番号１６０で示されているように、数オングストローム程度の小量のゲルマニウムが、リン・ドープ単結晶シリコンの露出表面内に拡散する。図のように、上部ソースまたはドレイン領域を画定するリン・ドープ単結晶シリコン１３４は、結晶構造への限定されたゲルマニウム原子拡散をもたらす。一方、ポリ／アモルファス・シリコン層１３２内へのゲルマニウム原子の拡散率はそれより著しく高く、これによって、単結晶シリコン１３４に対してポリ／アモルファス・シリコン層１３２を除去するように、選択的エッチングが可能になる。単結晶シリコン中のゲルマニウム原子の存在は、特に、複数のゲルマニウム原子拡散結晶シリコン層を含む構造の場合に検出可能である。
図６に、ポリ／アモルファス・シリコン層１３２の残りの部分１５４の選択的エッチング後の構造体１００の断面図が示されている。
図７に、ＩＬＤ１６２の堆積と基板１０４上に形成されたＶＴＦＥＴへの接点１６４の形成後の、構造体１００の断面図が示されている。一例として、光リソグラフィおよびエッチングによって接点開口１６６を形成することができる。リソグラフィ工程は、構造体１００上にフォトレジスト（有機、無機またはハイブリッド）を形成することを含み得る。１つまたは複数の実施形態では、フォトレジストは、構造体１００の上面上に直接形成することができる。フォトレジストは、化学気相堆積、プラズマ気相堆積、スパッタリング、浸漬コーティング、スピン・オン・コーティング、ブラッシング、スプレーなどの従来の堆積技術を使用して堆積させることができ、その他の類似の堆積技術も採用することができる。フォトレジストの形成後、フォトレジストをＸ線照射、極紫外線（ＥＵＶ）照射、電子ビーム照射などの照射の所望のパターンに露出させる。次に、露出させたフォトレジストを従来のレジスト現像プロセスを使用して現像する。
現像工程の後、パターン形成されたフォトレジストからパターンを層間誘電体に転写するためにエッチング工程を行うことができる。少なくとも１つの開口の形成で使用されるエッチング工程は、ドライ・エッチング・プロセス（例えば反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、またはレーザ・アブレーションを含む）、ウェット化学エッチング・プロセス、またはこれらの任意の組み合わせを含むことができる。次に、フィン１０６の上部ソース／ドレイン領域に電気的に接続するように、接点開口に導電材料を充填する。
次に図８を参照すると、１つまたは複数の実施形態によるＶＴＦＥＴ構造体２００の断面が示されている。上部ソース／ドレイン・モジュールの形成までのＶＴＦＥＴ構造体２００の形成は、上述の図１で概説した通りとすることができる。図のように、上部ソースまたはドレイン領域２０２は、ゲルマニウム原子拡散領域２０４と単結晶シリコン２０６の１つまたは複数の層を含む。上述のようなシリコンの低温非選択的堆積を、上述のような表面改質／エッチング・プロセスとともに繰り返すことができる。それぞれの層２０４、２０６の厚さを制御するために、個々のサイクルの長さを使用することができる。また、上述のプロセスとは異なり、この堆積およびエッチング・プロセスが繰り返されるため、ゲルマニウム拡散領域の厚さは著しくより薄くすることができる。
一例として、非選択的低温堆積プロセスは、ＶＴＦＥＴ構造体２００上にシリコンを第１の厚さだけ堆積させ、その後、ゲルマンとＨＣｌとのガス状混合物を使用した低温表面改質／エッチング・プロセスを行い、それによってポリ／アモルファス・シリコン内に著しくより高い度合いで拡散させながら単結晶シリコン上にゲルマニウム拡散領域の比較的薄い層を形成し、その一部がＨＣｌガスへの暴露によって除去されるように構成することができる。このプロセスが繰り返されて、第２の厚さでシリコンの追加の層の低温エピタキシャル堆積を設け、次に、これに前述のようにゲルマンとＨＣｌとのガス状混合物を使用した低温表面改質／エッチングを施すことができる。堆積−エッチング・サイクル・プロセスは、所望の回数だけ繰り返すことができる。その結果のＶＴＦＥＴ構造体２００は、単結晶シリコンを備えたゲルマニウム拡散領域の複数の薄い層を有する上部ソースまたはドレイン領域を含む。
次に図９を参照すると、１つまたは複数の実施形態によるＶＴＦＥＴ構造体３００の断面図が示されている。フィン構造３０６のチャネル領域３０８が、上部スペーサ１２０と層間誘電体１２２とによって画定される面の上に延びている点を除いて、上部ソース／ドレイン・モジュールの形成までのＶＴＦＥＴ構造体３００の形成は上記の図１で概説した通りとすることができる。図のように、上部ソースまたはドレイン領域３１０は、ゲルマニウム原子拡散領域３１２の単一の層を含む。ゲルマニウム拡散領域３１２の単一の層の形成は、図１ないし図７に関連して説明したのと同様の方式で形成することができる。すなわち、ＶＴＦＥＴ構造体の最上面上に非選択的リン・ドープ・シリコンを成長させた後、５００℃未満の低温でＨＣｌとゲルマンとのガス状混合物に暴露する。単結晶シリコン３１０がチャネル領域３０８の露出表面上に形成され、ポリ／アモルファス・シリコン（図示せず）が誘電体表面１２０、１２２上に形成される。前述のように、ゲルマンとＨＣｌとのガス状混合物を使用した低温表面改質／エッチングにより、ポリ／アモルファス・シリコンを選択的に除去し、単結晶シリコン３１０上にゲルマニウム拡散領域３１２を形成する。
図１０に、１つまたは複数の実施形態によるＶＴＦＥＴ構造体４００の断面図が示されている。フィン構造４０６のチャネル領域４０８が、上部スペーサ１２０と層間誘電体１２２とによって画定される面の上に延びている点を除いて、上部ソース／ドレイン・モジュールの形成までのＶＴＦＥＴ構造体４００の形成は、上記の図１で概説した通りとすることができる。図のように、上部ソースまたはドレイン領域４０６は、ゲルマニウム原子拡散領域４１２の複数の層を含む。ゲルマニウム拡散領域４１２の複数の層の形成は、図８に関連して説明したのと同様の方式で形成することができる。すなわち、リン・ドープ・シリコンの非選択的堆積と、ＨＣｌとゲルマンとのガス状混合物による表面改質／エッチングとを５００℃未満の低温で反復的に繰り返す。チャネル領域４０８の露出表面上にゲルマニウム拡散領域の複数の層を有する単結晶シリコン４１０が形成され、ポリ／アモルファス・シリコン（図示せず）が除去される。
次に、走査電子顕微鏡写真１１ないし１６を参照すると、低温非選択的堆積によって形成された、リン・ドープ・シリコン層の断面が示されている。図１１に示すように、シリコン窒化物ハード・マスク上にリン・ドープ・ポリシリコンまたはアモルファス・シリコンが形成され、単結晶シリコン基板上にリン・ドープ単結晶シリコンが形成されている。堆積シリコン層の厚さは比較的均一であり、単結晶シリコンは、約２６ナノメートル（ｎｍ）の厚さを有し、ポリシリコンは約２４ｎｍの厚さを有していた。
図１２は、エピタキシャル・チャンバ内でガス状のＨＣｌのエッチャントに暴露された後の、図１１のリン・ドープ・シリコン層を示す。図のように、エピタキシャル・リン・ドープ・シリコン層は、ＨＣｌのエッチャントに対して実質的に耐性を示した。最初のエピタキシャル堆積の厚さが約２６ナノメートル（ｎｍ）であるのに対して、ＨＣｌのエッチャントへの暴露後の単結晶シリコンの厚さは約２５．５ｎｍであった。同様に、ＨＣｌのエッチャントへの暴露後のポリシリコンまたはアモルファス・シリコンの厚さは約２４ｎｍで、最初の厚さとほぼ同じであった。
図１３に、低温でのエピタキシャル・チャンバ内でのガス状ＨＣｌとゲルマンへの暴露後の図１１のリン・ドープ・シリコン層を示す。図のように、ポリシリコンまたはアモルファス・シリコン層の一部がエッチングされて、最初の厚さの約１０ｎｍが除去され、すなわち、最初の厚さ２４ｎｍからエッチング後の厚さ１４ｎｍとなった。それに対して、リン・ドープ・単結晶シリコンは、エッチングに対して実質的に耐性を示し、すなわち、最初の厚さが約２６ｎｍであり、ＨＣｌとゲルマンとのガス状混合物への暴露後の厚さは約２４ｎｍであった。
図１４は、低温でのエピタキシャル・チャンバ内での持続的ガス状ＨＣｌとゲルマンへの暴露後の、図１１のリン・ドープ・シリコン層を示す。図のように、シリコン窒化物ハード・マスクに重なっているポリシリコンまたはアモルファス・シリコン層がその最初の厚さから完全にエッチングされ、除去されているのに対し、リン・ドープ単結晶シリコンはエッチングに対して実質的に耐性を示し、すなわち、最初の厚さが約２６ｎｍで、ＨＣｌとゲルマンとのガス状混合物への同じ暴露後の厚さは約２２ｎｍであった。以上で実証されたように、単結晶シリコンと比較したゲルマニウムのポリ／アモルファス・シリコンへの選択的拡散性により、上部電極の形成のためのロバストな低温選択的エピタキシ・プロセスが実現される。
例示のために本発明の様々な実施形態に関する説明を示したが、網羅的であること、または本明細書に記載の実施形態に限定することを意図したものではない。本発明の範囲および思想から逸脱することなく、当業者には多くの変更および変形が明らかであろう。本明細書で使用されている用語は、実施形態の原理、実際の適用、または市場にある技術を上回る技術的改良を最もよく説明するため、または当業者が本明細書に記載の実施形態を理解することができるようにするために選択されている。

Claims (20)

  1. 半導体構造体を形成する方法であって、
    単結晶シリコンを含む第１の表面と、誘電材料を含む少なくとも１つの別の表面とを含む基板を設けることと、
    前記第１の表面上に単結晶シリコンを形成するためと前記別の表面上にポリシリコン／アモルファス・シリコンを形成するために、ドーパントを有するシリコン層を５００℃未満の温度で前記基板上にエピタキシャル成長させることと、
    前記別の表面上の前記ポリシリコン／アモルファス・シリコンを選択的に除去するためと前記第１の表面上に形成された前記単結晶シリコンの外面上および外面内にゲルマニウム拡散領域を形成するために有効な時間だけ、前記エピタキシャル成長させたシリコン層を５００℃未満の温度でＨＣｌとゲルマンとを含むエッチャントに暴露することと、
    を含む方法。
  2. 前記第１の表面上の前記単結晶シリコンと、前記ポリシリコン／アモルファス・シリコンとはその間に境界を含み、前記境界の形状は多面である、請求項１に記載の方法。
  3. 前記ドーパントを有する前記シリコン層の成長は、リン含有ガスと、ＳｉＨ４とＳｉ２Ｈ６とＳｉ３Ｈ８とＳｉ４Ｈ１０とからなるグループから選択されたシリコン含有ガスとの、ガス状混合物に前記基板を暴露することを含む、請求項１に記載の方法。
  4. 前記第１の表面は、縦型フィンＦＥＴ構造の縦向きチャネル領域の露出上面である、請求項１に記載の方法。
  5. 前記第１の表面上の前記単結晶シリコンは、縦型フィンＦＥＴ構造の上部ソースまたはドレイン領域を画定する、請求項１に記載の方法。
  6. 前記ドーパントを有する前記シリコン層の前記成長と、前記成長させたシリコン層の前記エッチャントへの前記暴露とが繰り返され、前記第１の表面上に形成された前記単結晶シリコンの中および上に前記ゲルマニウム拡散領域の複数の層が形成される、請求項１に記載の方法。
  7. 前記誘電材料は酸化物または窒化物である、請求項１に記載の方法。
  8. 前記リン含有ガスはホスフィンである、請求項３に記載の方法。
  9. 縦型トランスポート電界効果トランジスタ（ＶＴＦＥＴ）デバイスに上部ソースまたはドレイン領域を形成する方法であって、
    部分的ＶＴＦＥＴ構造体を含む半導体基板をエピタキシャル堆積チャンバ内に配置することであって、前記部分的ＶＴＦＥＴ構造体は、基板と、底部ドープ・ソースまたはドレイン領域と、前記底部ドープ・ソースまたはドレイン領域から延びる縦向きチャネル領域と、前記チャネル領域の上で、前記底部ドープ・ソースまたはドレイン領域の一部に重なる底部スペーサと上部スペーサとの間にあるゲート・スタックとを含み、前記部分的ＶＴＦＥＴ構造体の堆積面が誘電材料と前記チャネル領域の最上部とを含む、前記配置することと、
    材料層の堆積のために前記堆積面に５００℃未満の温度で第１のソース・ガスを当てることであって、前記第１のソース・ガスはリン含有ガスと、ＳｉＨ４とＳｉ２Ｈ６とＳｉ３Ｈ８とＳｉ４Ｈ１０とからなるグループから選択されたシリコン含有ガスとを含み、前記誘電材料上にドープ・ポリシリコン／アモルファス・シリコン層が形成され、前記チャネル領域の露出された前記最上部上にドープ単結晶シリコン層が形成される、前記第１のソース・ガスを当てることと、
    表面改質とエッチングとのためにＨＣｌとゲルマンとを含む第２のソース・ガスを当てることであって、前記表面改質が、前記ドープ単結晶シリコンに対して前記ドープ・ポリシリコン／アモルファス・シリコン層の一部を選択的に除去するとともに前記ＶＴＦＥＴデバイスに前記上部ソースまたはドレイン領域を形成するように、前記ＨＣｌのエッチャントとの接触時にゲルマニウム原子拡散部分を除去可能にするために、ゲルマニウム原子を前記ポリシリコン／アモルファス・シリコンの一部に選択的に拡散させる、前記第２のソース・ガスを当てることと、
    を含む方法。
  10. 前記誘電材料が酸化物または窒化物である、請求項９に記載の方法。
  11. 前記チャネル領域の露出された前記最上部上に形成された前記ドープ単結晶シリコンは多面である、請求項９に記載の方法。
  12. 前記チャネル領域の露出された前記最上部上に形成された前記ドープ単結晶シリコンが菱形形状である、請求項９に記載の方法。
  13. 前記第１の表面上の前記単結晶シリコンが前記ＶＴＦＥＴの上部ソースまたはドレイン領域を画定する、請求項９に記載の方法。
  14. 堆積とその後の前記表面改質およびエッチングとの複数回のサイクルを行うために前記第１のソース・ガスと前記第２のソース・ガスとを繰り返すことをさらに含み、前記ドープ単結晶シリコンが、前記ドープ単結晶シリコンの上および中にゲルマニウム原子拡散領域の薄い層を含む、請求項９に記載の方法。
  15. 前記誘電体が酸化物または窒化物である、請求項９に記載の方法。
  16. 前記チャネル領域の露出された前記最上部が前記誘電体を越えて延びる、請求項９に記載の方法。
  17. 前記リン含有ガスがホスフィンである、請求項９に記載の方法。
  18. 縦型トランスポートＦＥＴ（ＶＴＦＥＴ）構造体であって、
    フィン構造の縦向きチャネル領域から延びる上部ソースまたはドレイン領域の外面に形成されたゲルマニウム原子拡散領域を含むドープ単結晶シリコンの前記上部ソースまたはドレイン領域を含み、前記縦向きチャネル領域が底部ソースまたはドレイン領域と前記上部ソースまたはドレイン領域との間に延びる、縦型トランスポートＦＥＴ構造体。
  19. 前記上部ソースまたはドレイン領域が多面である、請求項１８に記載のＶＴＦＥＴ構造体。
  20. 前記上部ソースまたはドレイン領域が菱形形状である、請求項１８に記載のＶＴＦＥＴ構造体。
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