JPH0221042B2 - - Google Patents
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- Publication number
- JPH0221042B2 JPH0221042B2 JP55186498A JP18649880A JPH0221042B2 JP H0221042 B2 JPH0221042 B2 JP H0221042B2 JP 55186498 A JP55186498 A JP 55186498A JP 18649880 A JP18649880 A JP 18649880A JP H0221042 B2 JPH0221042 B2 JP H0221042B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- counter
- clock
- edge detection
- supplied
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000003708 edge detection Methods 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 230000000630 rising effect Effects 0.000 claims description 2
- 238000001514 detection method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000013075 data extraction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- XCOHAFVJQZPUKF-UHFFFAOYSA-M octyltrimethylammonium bromide Chemical compound [Br-].CCCCCCCC[N+](C)(C)C XCOHAFVJQZPUKF-UHFFFAOYSA-M 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10046—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter
- G11B20/10212—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter compensation for data shift, e.g. pulse-crowding effects
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Digital Magnetic Recording (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
例えば音声信号をPCMにて記録再生する場合
のように、デジタルデータを記録再生する場合
に、イコライザ等の調整が不完全だと、符号間干
渉によるパルス間隔変動、いわゆるピークシフト
が発生する。このようなピークシフトは、例えば
再生時のサンプリング誤差が増加するなどの問題
を生じる。
のように、デジタルデータを記録再生する場合
に、イコライザ等の調整が不完全だと、符号間干
渉によるパルス間隔変動、いわゆるピークシフト
が発生する。このようなピークシフトは、例えば
再生時のサンプリング誤差が増加するなどの問題
を生じる。
これに対し従来から、例えば再生波形をオシロ
スコープで観測し、ピークシフトによる波形のゆ
れが小さくなるようにイコライザ等を調整する方
法が行われている。
スコープで観測し、ピークシフトによる波形のゆ
れが小さくなるようにイコライザ等を調整する方
法が行われている。
しかしながらこの方法では、調整のためにオシ
ロスコープ等の治具が必要となり、またスコープ
上の再生波形を観測するために操作が煩雑である
と共に調整が正確に行われないなどの欠点があつ
た。
ロスコープ等の治具が必要となり、またスコープ
上の再生波形を観測するために操作が煩雑である
と共に調整が正確に行われないなどの欠点があつ
た。
本発明はこのような点にかんがみ、簡単な構成
でピークシフトを測定し、表示できるようにした
ものである。以下図面を参照しながら本発明の一
実施例について説明しよう。
でピークシフトを測定し、表示できるようにした
ものである。以下図面を参照しながら本発明の一
実施例について説明しよう。
第１図において、入力端子１０に供給される入
力データが、Ｄ形フリツプフロツプ１１のＤ入力
に供給されると共に、入力端子１２に供給される
マスタークロツクすなわち高いクロツクChがＴ
入力に供給される。このフリツプフロツプ１１の
出力が、Ｄ形フリツプフロツプ１３のＤ入力に供
給され、クロツクChがＴ入力に供給される。こ
のフリツプフロツプ１１，１３の出力がイクスク
ルーシブオアゲート１４に供給される。従つてこ
のフリツプフロツプ１１，１３及びゲート１４に
てデータエツジ検出回路が形成され、このゲート
１４からデータエツジ検出パルスＬが取り出され
る。
力データが、Ｄ形フリツプフロツプ１１のＤ入力
に供給されると共に、入力端子１２に供給される
マスタークロツクすなわち高いクロツクChがＴ
入力に供給される。このフリツプフロツプ１１の
出力が、Ｄ形フリツプフロツプ１３のＤ入力に供
給され、クロツクChがＴ入力に供給される。こ
のフリツプフロツプ１１，１３の出力がイクスク
ルーシブオアゲート１４に供給される。従つてこ
のフリツプフロツプ１１，１３及びゲート１４に
てデータエツジ検出回路が形成され、このゲート
１４からデータエツジ検出パルスＬが取り出され
る。
この検出パルスＬがロード形カウンタ１５のロ
ード端子LDにロードパルスとして供給され、ク
ロツクChがクロツク端子CKに供給される。
ード端子LDにロードパルスとして供給され、ク
ロツクChがクロツク端子CKに供給される。
フリツプフロツプ１１，１３及びカウンタ１５
はいずれもクロツクChの正のエツジで動作する。
またこの例はクロツクChが得ようとするビツト
クロツクCbの８倍の周波数の場合で、カウンタ
１５は３ビツト８進のものである。
はいずれもクロツクChの正のエツジで動作する。
またこの例はクロツクChが得ようとするビツト
クロツクCbの８倍の周波数の場合で、カウンタ
１５は３ビツト８進のものである。
さらにカウンタ１５はロードパルスＬの負のエ
ツジでロード入力L0〜L2のデータが出力Q0〜Q2
にロードされる。この例ではロード入力の最下位
ビツトL0がローレベル、次のビツトL1がハイレ
ベル、最上位ビツトL2がローレベルにされて10
進数で２の値がロードされる。
ツジでロード入力L0〜L2のデータが出力Q0〜Q2
にロードされる。この例ではロード入力の最下位
ビツトL0がローレベル、次のビツトL1がハイレ
ベル、最上位ビツトL2がローレベルにされて10
進数で２の値がロードされる。
そしてカウンタ１５の出力の最上位ビツトQ2
が出力ビツトクロツクCbとして取り出される。
なおＤ形フリツプフロツプ１６はデータ抜きとり
用で、入力データがＤ入力に供給され、ビツトク
ロツクCbがＴ入力に供給され、入力データはビ
ツトクロツクCbの正のエツジで抜きとられて出
力端子１７に出力される。またビツトクロツク
Cbが出力端子１８に出力される。
が出力ビツトクロツクCbとして取り出される。
なおＤ形フリツプフロツプ１６はデータ抜きとり
用で、入力データがＤ入力に供給され、ビツトク
ロツクCbがＴ入力に供給され、入力データはビ
ツトクロツクCbの正のエツジで抜きとられて出
力端子１７に出力される。またビツトクロツク
Cbが出力端子１８に出力される。
さらにカウンタ１５の出力Q0〜Q2がラツチ回
路１９のロード入力D0〜D2に供給され、検出パ
ルスＬがイネーブル端子ENに供給され、クロツ
クChがラツチ端子LCに供給される。このラツチ
回路１９の出力Q0′〜Q2′が変換回路となるリード
オンリーメモリ２０のアドレス端子に供給され
る。そしてアドレス端子に供給される数値（０〜
７）に対して、 ０→１ ４→３ １→０ ５→４ ２→１ ６→３ ３→２ ７→２ の読み替えが行われる。
路１９のロード入力D0〜D2に供給され、検出パ
ルスＬがイネーブル端子ENに供給され、クロツ
クChがラツチ端子LCに供給される。このラツチ
回路１９の出力Q0′〜Q2′が変換回路となるリード
オンリーメモリ２０のアドレス端子に供給され
る。そしてアドレス端子に供給される数値（０〜
７）に対して、 ０→１ ４→３ １→０ ５→４ ２→１ ６→３ ３→２ ７→２ の読み替えが行われる。
この読み替えられた数値がDA変換回路２１に
供給されて数値に応じた電圧信号にされ、この信
号が遮断周波数が１Hz以下のローパスフイルタ２
２を通じて表示手段としてのメータ２３に供給さ
れる。
供給されて数値に応じた電圧信号にされ、この信
号が遮断周波数が１Hz以下のローパスフイルタ２
２を通じて表示手段としてのメータ２３に供給さ
れる。
この回路の動作は第２図に示すようになる。
図において、Ａはデータ入力、Ｂはクロツク
Chを示している。そしてゲート１４からは、Ｃ
のようなエツジ検出パルスＬが取り出される。こ
のパルスＬの立ち下がりでカウンタ１５に２がロ
ードされる。以後クロツクChの立ち上がりでＤ
に示すように１ずつ増加される。そしてＥに示す
ようにカウンタ１５が４になる時点でビツトクロ
ツクCbが立ち上がり、０になる時点で立ち下が
る。また検出パルスＬが高電位の期間のクロツク
Chの立ち上がりでラツチ回路１９が動作され、
Ｆに示すようにそのときのカウンタ１５の数値が
ラツチされる。
Chを示している。そしてゲート１４からは、Ｃ
のようなエツジ検出パルスＬが取り出される。こ
のパルスＬの立ち下がりでカウンタ１５に２がロ
ードされる。以後クロツクChの立ち上がりでＤ
に示すように１ずつ増加される。そしてＥに示す
ようにカウンタ１５が４になる時点でビツトクロ
ツクCbが立ち上がり、０になる時点で立ち下が
る。また検出パルスＬが高電位の期間のクロツク
Chの立ち上がりでラツチ回路１９が動作され、
Ｆに示すようにそのときのカウンタ１５の数値が
ラツチされる。
そして入力データのエツジが図の最初のエツジ
及び次のエツジで示すようにシフトしていないと
きは、カウンタ１５は、２→３→４→５→６→７
→０→１→２の順で進んで、入力データのエツジ
から一定の時間後のデータが抜きとられる。そし
てラツチ回路１９には１がラツチされ、メモリ２
０からは０が出力される。
及び次のエツジで示すようにシフトしていないと
きは、カウンタ１５は、２→３→４→５→６→７
→０→１→２の順で進んで、入力データのエツジ
から一定の時間後のデータが抜きとられる。そし
てラツチ回路１９には１がラツチされ、メモリ２
０からは０が出力される。
これに対して入力データのエツジが図の３番目
のようにクロツクChの１周期進む方向にシフト
すると、検出パルスＬも同様にシフトする。この
ためカウンタ１５は０から２に１飛んでロードさ
れ、やはり入力データのエツジから一定時間後の
データが抜きとられる。一方ラツチ回路１９には
０がラツチされ、メモリ２０からは１が出力され
る。
のようにクロツクChの１周期進む方向にシフト
すると、検出パルスＬも同様にシフトする。この
ためカウンタ１５は０から２に１飛んでロードさ
れ、やはり入力データのエツジから一定時間後の
データが抜きとられる。一方ラツチ回路１９には
０がラツチされ、メモリ２０からは１が出力され
る。
また入力データのエツジが図の４番目のように
クロツクChの１周期遅れ方向にシフトすると、
検出パルスＬも同様にシフトする。このためカウ
ンタ１５は２の次にもう一度２にロードされ、や
はり入力データのエツジから一定時間後のデータ
が抜きとられる。そしてこのときはラツチ回路１
９には２がラツチされ、メモリ２０からは１が出
力される。
クロツクChの１周期遅れ方向にシフトすると、
検出パルスＬも同様にシフトする。このためカウ
ンタ１５は２の次にもう一度２にロードされ、や
はり入力データのエツジから一定時間後のデータ
が抜きとられる。そしてこのときはラツチ回路１
９には２がラツチされ、メモリ２０からは１が出
力される。
同様にしてエツジがクロツクChの２周期以上
シフトした場合にも、常に入力データのエツジか
ら一定時間後のデータが抜きとられると共に、シ
フトした周期の数がメモリ２０から出力される。
シフトした場合にも、常に入力データのエツジか
ら一定時間後のデータが抜きとられると共に、シ
フトした周期の数がメモリ２０から出力される。
そしてこのメモリ２０の出力をDA変換し、ロ
ードパスフイルタ２２を通じてメータ２３に供給
することにより、メータ２３にはシフトの量に応
じた表示が行われる。
ードパスフイルタ２２を通じてメータ２３に供給
することにより、メータ２３にはシフトの量に応
じた表示が行われる。
こうして本発明によれば、ピークシフトの量を
メータで表示することができる。
メータで表示することができる。
従つてこの表示を見ながら調整を行うことによ
り、イコライザ等の調整を容易に行うことができ
る。
り、イコライザ等の調整を容易に行うことができ
る。
なお上述の回路において、Ｄ形フリツプフロツ
プ１１，１３、カウンタ１５等はデータの抜きと
り回路と共用できるので、表示のための回路とし
ては、ラツチ回路１９〜メータ２３の回路のみで
ある。
プ１１，１３、カウンタ１５等はデータの抜きと
り回路と共用できるので、表示のための回路とし
ては、ラツチ回路１９〜メータ２３の回路のみで
ある。
さらにデータのチヤンネルが複数の場合には、
Ｄ形フリツプフロツプ１１，１３，１６、カウン
タ１５等を各チヤンネルごと設け、カウンタ１５
の出力Q0〜Q2及び検出パルスＬをチヤンネルセ
レクタを用いて各チヤンネルごとに選択してラツ
チ回路１９に供給するようにすればよい。
Ｄ形フリツプフロツプ１１，１３，１６、カウン
タ１５等を各チヤンネルごと設け、カウンタ１５
の出力Q0〜Q2及び検出パルスＬをチヤンネルセ
レクタを用いて各チヤンネルごとに選択してラツ
チ回路１９に供給するようにすればよい。
またDA変換回路２１を用ずに、メモリ２０の
出力をデジタルローパスフイルタを通じてデコー
ドし、LEDデイスプレイ等で表示するようにし
てもよい。
出力をデジタルローパスフイルタを通じてデコー
ドし、LEDデイスプレイ等で表示するようにし
てもよい。
第１図は本発明の一例の構成図、第２図はその
説明のための図である。 １９はラツチ回路、２０はリードオンリーメモ
リー、２２はローパスフイルタ、２３はメータで
ある。
説明のための図である。 １９はラツチ回路、２０はリードオンリーメモ
リー、２２はローパスフイルタ、２３はメータで
ある。
Claims (1)
- １ 入力データ信号の立ち上がり及び立ち下がり
のデータエツジを検出しデータエツジ検出パルス
を出力するデータエツジ検出回路と、上記データ
エツジ検出回路よりの上記データエツジ検出パル
ス毎に初期値がロードされ、上記入力データの周
波数より高い周波数のクロツクをカウントするカ
ウンタと、このカウンタのカウント値を上記デー
タエツジ検出パルスの生起時にラツチするラツチ
回路と、このラツチ回路にラツチされた上記カウ
ント値を受けてこのカウント値に応じたピークシ
フト量を発生する変換回路と、この変換回路の出
力に応じてピークシフト量を表示する表示手段と
を設けたことを特徴とするピークシフト表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18649880A JPS57109115A (en) | 1980-12-26 | 1980-12-26 | Peak shift display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18649880A JPS57109115A (en) | 1980-12-26 | 1980-12-26 | Peak shift display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57109115A JPS57109115A (en) | 1982-07-07 |
| JPH0221042B2 true JPH0221042B2 (ja) | 1990-05-11 |
Family
ID=16189534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18649880A Granted JPS57109115A (en) | 1980-12-26 | 1980-12-26 | Peak shift display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57109115A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2505705A (en) | 2012-09-10 | 2014-03-12 | St Microelectronics Res & Dev | Circuit for combining signals comprising a plurality of edge detectors |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5132962A (ja) * | 1974-06-20 | 1976-03-19 | Westinghouse Electric Corp |
-
1980
- 1980-12-26 JP JP18649880A patent/JPS57109115A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5132962A (ja) * | 1974-06-20 | 1976-03-19 | Westinghouse Electric Corp |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57109115A (en) | 1982-07-07 |
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