JPH02202663A - マルチプロセッサシステム - Google Patents

マルチプロセッサシステム

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Publication number
JPH02202663A
JPH02202663A JP1020805A JP2080589A JPH02202663A JP H02202663 A JPH02202663 A JP H02202663A JP 1020805 A JP1020805 A JP 1020805A JP 2080589 A JP2080589 A JP 2080589A JP H02202663 A JPH02202663 A JP H02202663A
Authority
JP
Japan
Prior art keywords
processor
sub
processing
area
data
Prior art date
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Pending
Application number
JP1020805A
Other languages
English (en)
Inventor
Kunio Nakatsuka
中塚 國男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP1020805A priority Critical patent/JPH02202663A/ja
Publication of JPH02202663A publication Critical patent/JPH02202663A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、プロセッサ間における通信機能を有するマ
ルチプロセッサシステムに関するものである。
〔従来の技術] 第6図は例えば特開昭60−237566号公報に示さ
れた従来のプロセッサ間通信方式を示すマイクロプロセ
ッサシステムのブロック接続図であり、図において、1
0はプロセッサAl2OはプロセッサB、30は共有メ
モリ、300,301は割込原因信号である。
次に動作について説明する。第7図に示すように、プロ
セッサAIOまたはプロセッサB20のいずれからもア
クセスできる共有メモリ30を置くことにより、データ
授受を行うものである。この共有メモリ30はプロセッ
サAIOまたはプロセッサB20から自分のメモリと同
様に使用でき、この共有メモリ30のうち、あるエリア
を例えば送信側プロセッサAIO用および受信側プロセ
ッサB20用と分けて、アドレスを決めて割付けておく
、従って、送信側プロセッサAIOが相手先プロセッサ
としての受信側プロセッサB20に送りたい指示あるい
は状態等のデータを、自分に割付けられたエリアに書込
む。これは通常のメモリアクセスと全く同様に行われる
。送信側プロセッサAIOはデータを書込み後、受信側
プロセッサB20にI10命令等を送出する。受信側プ
ロセッサB20は、送信側プロセッサAIOの命令を受
信側プロセッサB20の割込原因とするように設定して
おく、また、受信側プロセッサB20は、送信側プロセ
ッサAIOが、すぐ次の処理に移行できるように、つま
りI10命令等を終了させるべく、応答信号を即時返送
する。受信側プロセッサB20は、その後ゆっくりと自
分の好きな時間に送信側から送られてきた指示等のデー
タを読取り処理すればよい。このとき、送信側プロセッ
サはどちらのプロセッサAIOまたはプロセッサB20
であっても、同じ方法で通信を行ってもかまわないし、
可能である。なお、上記では、2個のプロセッサ10.
20間について説明したが、複数個のプロセンサ間でも
同様な方法で実行し得ることは明らかである。また、上
記したような方法でデータを転送したとき、両プロセッ
サ10.20の処理のスピードが合わないとき、例えば
片方のプロセッサAIOが相手のプロセッサB20に送
りたいデータが沢山あるのに受信側プロセッサB20は
別の処理に忙しくてデータを受けつける時間がないよう
なときがあると、データの授受確認をしなければならな
い。この場合には、受信側プロセッサB20が受信を完
了すると、そのエリアをクリア(またはある応答パター
ンを書込む)することによって、送信側プロセッサAI
Oに未だデータを処理し終ってないことを通知する。従
って、送信側プロセッサAIOは通信エリアが空になっ
ていなければ、たとえ送信データをかかえていても、待
っているような処理を行う。こうすることによって、プ
ロセッサ10.20間の処理スピードの違いによるデー
タの紛失は避けられる。
第7図は上記の動作を示すフローチャートである。同図
において、送信エリアと受信エリアは、第6図に示すよ
うに共有メモリ30上で同一のアドレスエリアであり、
データの流れている方向により送信エリア、受信エリア
と名づけられている。
また、送信側プロセッサAIOと受信側プロセッサB2
0が入れかわってもよいように、各プロセッサ10.2
0毎に送信エリア(相手側の受信エリア)を分けてあれ
ば、データの混信はない。
次に、この第7図のフローチャートについて各ステップ
の動作を説明する。まず、送信側プロセッサAIOでは
送信データが有るか否かおよび共有メモリ30の送信エ
リアが空か否かをそれぞれ判定しくステップ5T201
.5T202)、送信データ有でない場合および送信エ
リアが空でない場合には、送信処理を終了する。一方、
ステップST202が空である場合には、送信エリアに
データを書込み(ステップ5T203)、受信側プロセ
ンサB20である相手先プロセッサに割込通知をする(
ステップ5T204)。
一方、受信側プロセッサB20ではステップ5T204
でなされた割込みを処理し、送信側プロセンサAIOへ
応答するとともに(ステップ5T206)、受信エリア
の読取りを行い(ステップ5T207)、この読取りを
行った後に、その受信エリアをクリアして(ステップ5
T208)、受信処理を終了する。なお、上記ステップ
5T206で送信側へ応答を返したことを、送信側プロ
セッサ二# A I Oで確認したときには(ステップ
5T205) 、送信処理を終了する。
〔発明が解決しようとする課題〕
従来のマルチプロセッサシステムは以上のように構成さ
れているので、例えばプロセッサAIOのデータにもと
づきプロセッサB20が処理を行い、その結果をプロセ
ッサAIOに返送する処理において、プロセッサB20
が動作不良により返答をプロセッサAIOに返却しない
場合、系全体が止ってしまうことがあり、そのため各プ
ロセッサが誤動作を起こしやすい環境条件で使用する場
合や、系全体が高信幀性を要求される場合には、上述し
た従来のマルチプロセッサシステムは不向きであるなど
の課題があった。
この発明は上記のような課題を解消するためになされた
もので、副プロセッサにおける処理時間を監視し、しか
して、あらかじめ定められた処理時間を越える副プロセ
ッサは誤動作発生と判定することにより、高信顛性をも
ったプロセッサ間通信が可能になるマルチプロセッサシ
ステムを得ることを目的とする。
〔課題を解決するための手段〕
この発明に係るマルチプロセッサシステムは、1台の主
プロセッサ、複数台の副プロセッサ、これらに共通して
利用される共有メモリ、前記副プロセッサの各々に設け
られたタイマとを有し、前記主プロセッサはこのタイマ
により各副プロセッサの誤動作発生を監視するようにし
たものである。
〔作 用〕
この発明における主プロセッサは、当該副プロセッサに
割込み通知して所定処理を該副プロセッサに実行開始さ
せた時点からその副プロセッサのタイマのカウント動作
を開始させ、次いで該副プロセッサからの割込み通知が
あるとそのカウント動作を停止させる。そして主プロセ
ッサは、そのときのカウント値が当該副プロセッサに対
しあらかじめ定められた値を越えたか否かを監視し、し
かして越えたときにはその副プロセッサの誤動作発生を
判定して、アラーム信号を発生したり、或いはその副プ
ロセッサをリセットして初期状態に戻したのち再度の処
理を開始させたり、或いはまたその副プロセッサをホー
ルドして該副プロセッサを共通バスより切り離すととも
に、共有メモリに格納しているデータを用いて、ホール
ドした前記副プロセッサと同等の機能を有する他の副プ
ロセッサに対し割込み通知を行って処理を再起動させた
りするなどの処理を実行する。
〔実施例〕
以下、この発明の一実施例を図について説明する。第1
図は、1台の主プロセッサ、複数台の副プロセッサ、こ
れら副プロセッサに共通に使用される共有メモリを備え
たマルチプロセッサシステムを示し、しかして第1図の
実施例においては、1は主プロセッサ、2は第1の副プ
ロセッサA、3は第2の副プロセッサB230は共有メ
モリ、40は副プロセッサA2、副プロセッサB3にそ
れぞれ対応して設けられたAのタイマ、Bのタイマを備
えるタイマ、100,101は主プロセッサ1と副プロ
セッサA2間の割込通知信号、200゜201は主プロ
セッサlと副プロセッサ83間の割込通知信号、102
,202はそれぞれ、主プロセッサlより副プロセッサ
A2または副プロセッサB3へのリセット信号、103
,203はそれぞれ、主プロセッサlより副プロセッサ
A2または副プロセッサB3へのホールド信号である。
第2図は、各副プロセッサA、Bに対応してそのエリア
が割付けられた共有メモリ3oのエリア割付けの構成例
を示す。尚、このエリア割付けは、副プロセッサA、B
ともに同様に行われる。図において、31は主プロセッ
サlがらのデータを受信する受信用サブエリア、32は
主プロセッサ1へ送信するデータを一時格納する送信用
サブエリア、しかして受信用サブエリア31内のエリア
311.312,313,314,315はそれぞれ、
受信サブエリア状態を示すデータを記憶するエリア、空
きエリア、サブエリアスタートアドレスを記憶するエリ
ア、サブエリア数を記憶するエリア、処理データの記憶
エリアである。
また、送信用サブエリア32内のエリア321゜322
.323,324,325はそれぞれ、送信サブエリア
状態を示すデータを記憶するエリア、プロセッサ識別子
を記憶するエリア、空きエリア、処理データの記憶エリ
アである。
次に動作を説明する。尚、初期状態においては、共有メ
モリ30の内容は全て0を格納しているものとする。ま
た第3図ないし第5図は、主プロセッサ1、副プロセッ
サA2、B3の処理フローを示している。
先ず、副プロセッサA2の処理例につき説明する(第3
図)。主プロセッサ1は送信データがある場合(ステッ
プ5TI)、共有メモリ30における副プロセッサA2
に対するAのエリアの、受信用サブエリア31内のエリ
ア315にこれから処理させる処理データをセットし、
次にエリア311にデータ準備状態を示すデータとして
、例えばデータFOをセットしくステップ5T3)、ま
た割込通知信号100を出力して(ステップ5T4)、
副プロセッサA2にデータ準備状態を知らせる。更にタ
イマ40内の、副プロセッサA2に対するへのタイマを
リセットし、そのカウント動作を開始させる。
他方、副プロセッサA2はこれに応じて割込処理により
、主プロセッサlよりの上述のデータの受理完了を示す
データ、例えばデータ80をエリア311に書込み、主
プロセッサlに示すと共に(ステップ5T9)、エリア
315にセットされた前記処理データの処理を開始する
。そしてこの処理を継続して実行する場合には、副プロ
セッサA2は、その送信用サブエリア32内のエリア3
22に副プロセッサA2を示す内容のプロセッサ識別子
をセットし、またエリア325に継続処理する処理デー
タをセットし、更にエリア321にデータ準備状態を示
すデータ、例えばデータF0をセットし、更にまたエリ
ア313に今回発生したサブエリアのアドレスのスター
トアドレスを、またエリア314にそのサブエリア数を
それぞれセットする。また副プロセッサA2における前
記処理データに対する処理が完了すると、副プロセッサ
A2は、エリア311に処理完了パターンを示すデータ
、例えばデータAOをセットし、また割込通知信号10
1を主プロセッサlに出力して、該主プロセッサlに前
記処理データに対する処理完了を報知する。
更に、主プロセッサlはその割込処理により、エリア3
11に、副プロセッサA2よりの前記データの受理完了
を示すデータ、例えばデータCOを書込み、副プロセッ
サA2にその受理完了状態を示すと共に、前記Aのタイ
マのカウント動作を停止させる。次いで主プロセッサエ
は、エリア313内のサブエリアスタートアドレス、エ
リア314内のサブエリア数、またこれらにより指定さ
れた送信用サブエリア32のデータとにより、エリア3
22内のプロセッサ識別子によって指定される副プロセ
ッサを選択し、エリア325内の処理データに対する処
理を開始させ、またエリア・311,321に初期状態
を示すパターンOのデータをセットする(ステップST
6,5T8)。
副プロセッサB3における処理動作も、上述したことと
同様に行われる。
更に、主プロセッサ1におけるタイマ40のAのタイマ
、Bのタイマに対するタイマ処理は、第4図に示すタイ
マ割込処理により、上述した主動作に並行して実行する
。即ち、例えば1秒毎にタイマのカウントアツプを行い
(ステップ5TII)、またそのカウント値が、各副プ
ロセッサA2.B3に対しそれぞれ、あらかじめ定めら
れた処理タイムアウト値を越えたか否かの判断動作を次
いで行い(ステップ5T12)、Lかしてそのときのカ
ウント値が対応する処理タイムアウト値以上になったこ
とを判断した場合には、その副プロセッサは誤動作を発
生したと判断し、例えばアラーム信号を発生する(ステ
ップ5T13)。
次に、上述したようなタイマ割込処理において(第5図
)処理タイムアウトとなったとき、前記アラーム信号を
発生すること以外に、主プロセッサlが実行する他の処
理につき説明する。いま、副プロセッサA2に対し処理
タイムアウトが発生した場合、主プロセッサlは副プロ
セッサA2にリセット信号102を出力し、該副プロセ
ッサA2をリセットする。また共有メモリ300Aのエ
リアについて、エリア311内の受信サブエリア状態を
調べ、その内容が80のときには処理が完了していない
ことを判断し、他方、AOのときには処理完了が主プロ
セッサlに通知されていないことと判断する(ステップ
5T4)。そして再処理時においては、受信サブエリア
状態のエリア311をデータ準備状態FOとしくステッ
プ5T15)、またエリア313内のサブエリアスター
トアドレス、エリア314内のサブエリア数で示される
送信用サブエリア32内のエリア321の送信サブエリ
ア状態を初期状態OOとしくステップ5T16,5T1
7)、また割込通知信号100を用いて(ステップ5T
1B)副プロセッサA2に再度知らせる(ステップ5T
18)ことにより再処理を該副プロセッサA2に実行さ
せる(ステップ5T20,5T21)、また、副プロセ
ッサB3での処理も同様に行う。
一方、前記処理タイムアウト時には、主プロセッサ1は
また次のような処理を実行することもできる。即ち、主
プロセッサ1は副プロセッサA2に対しホールド信号1
03を出力して該副プロセッサA2をホールドして動作
停止させ、バスより切り離す、また、共有メモリ30の
Aのエリアについて、受信サブエリア状態のエリア31
1を調べ、受信状態80または処理完了AOのものにつ
いて、再処理の対象としてエリア313,314内のサ
ブエリアスタートアドレス、サブエリア数で示される送
信用サブエリア32内のエリア321の送信サブエリア
状態を初期状Booとし、またエリア311の受信サブ
エリア状態を初期状態00とするとともに、副プロセッ
サA2と同等の機能を有する副プロセッサB3に再起動
をかけるために、前記受信サブエリア31の内容を、共
有メモリ30のBのエリアの受信用サブエリア31にコ
ピーし、かつコピー先の受信用サブエリア31内のエリ
ア311の受信用サブエリア状態をデータ準備状!1F
Oとし、また割込通知信号200を用いて副プロセッサ
B3に知らせることにより、副プロセッサA2で処理タ
イムアウトになった処理を、同等の機能を有する副プロ
セッサB3に代行させる。そして副プロセッサA2につ
いては、主プロセッサlは処理タイムアウトの要因が解
除されるまでは、処理の起動はかけない。
また、副プロセッサB3での処理も同様に行う。
なお、上記実施例では、副プロセッサとして2つの副プ
ロセッサA2、副プロセッサB3の例を示したが、副プ
ロセッサは3台以上設けても良い。
また、副プロセッサの処理タイムアウト時の処理として
、■アラーム発生、■リセット後再処理、■ホールド後
同等プロセッサでの代行処理の例を個別にあげたが、そ
の組合わせで実施してもよく、例えば■リセット後の再
処理を3回くり返した後エラーであれば、■ホールド後
同等プロセッサでの代行処理を行い、それでもエラーで
あれば、■アラーム発生の手順で実施しても良い。
〔発明の効果〕
以上のように、この発明によれば、マルチプロセッサシ
ステムを、複数台のプロセッサのプロセッサ間の通信が
共有メモリを介して行え、また各副プロセッサの処理時
間をタイマ監視してその誤動作発生の監視ができるよう
に構成したので、副プロセッサを誤動作を起こしやすい
環境条件で使用する場合や、系全体が高信幀性を要求さ
れる場合にもそれぞれ適したマルチプロセッサシステム
が得られる効果がある。
【図面の簡単な説明】
第1図はこの発明の一実施例によるマルチプロセッサシ
ステムの構成図、第2図は共有メモリ30のエリア構成
図、第3図ないし第5図は主プロセッサl、副プロセッ
サA2.B3の動作を説明するフローチャート、第6図
は従来のマルチプロセッサシステムの構成図、第7図は
そのフローチャートである。 1は主プロセッサ、2は副プロセッサA、3は副プロセ
ッサB、30は共有メモリ、40はタイマ なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. 1台の主プロセッサと、この主プロセッサとデータの授
    受を行う複数台の副プロセッサと、前記主プロセッサお
    よび副プロセッサにより共通に使用される共有メモリと
    を備えたマルチプロセッサシステムにおいて、前記主プ
    ロセッサは前記副プロセッサ毎のタイマを有しており、
    当該副プロセッサに割込み通知して所定処理を実行開始
    させた時点から該副プロセッサからの割込み通知を受け
    るまでの間、当該タイマをカウント動作させてそのカウ
    ント値があらかじめ定められた値を越えたか否かを監視
    すると共に、前記あらかじめ定められた値を越えた際に
    は該主プロセッサは当該副プロセッサの誤動作発生を判
    断して該副プロセッサに対するアラーム発生、再起動等
    の所定の処理を実行するようにしたことを特徴とするマ
    ルチプロセッサシステム。
JP1020805A 1989-02-01 1989-02-01 マルチプロセッサシステム Pending JPH02202663A (ja)

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JP1020805A JPH02202663A (ja) 1989-02-01 1989-02-01 マルチプロセッサシステム

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JPH02202663A true JPH02202663A (ja) 1990-08-10

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JP1020805A Pending JPH02202663A (ja) 1989-02-01 1989-02-01 マルチプロセッサシステム

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JP (1) JPH02202663A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013254333A (ja) * 2012-06-06 2013-12-19 Hitachi Ltd 多重系制御システム及びその制御方法

Cited By (1)

* Cited by examiner, † Cited by third party
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JP2013254333A (ja) * 2012-06-06 2013-12-19 Hitachi Ltd 多重系制御システム及びその制御方法

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