JPH02201571A - 連鎖制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 １つのニューロンからなる処理ブロックの制御信号が次
の処理ブロックへ連鎖して信号伝送する連鎖制御方式に
関し、 処理ブロックの制御信号がブロック間を連鎖して伝達す
ることを容易にすることを目的とし、複数の処理ブロッ
クからなるシステムにおいて、ｉ番目の処理ブロックは
ｉ−１番目の処理ブロックから連鎖入力制御信号（ＣＳ
ｉ−１）を入力し、ｉ＋１番目の処理ブロックに連鎖出
力制御信号を出力する接、読手段（１−１）と、１番目
の処理ブロックに対して最初の連鎖側ｉｙ■入力信号Ｃ
ＳＯを送り、以後の処理ブロック（ｎ）からの連鎖制御
出力信号ＣＳｎを人力する制御手段（１−２）を有し、
１つの処理ブロックに対して連鎖制御入力信号を入力し
て、当該処理ブロックの出力処理の完了後に当該ブロッ
クから前記連鎖出力制御信号を出力するように制御する
ように制御する制御手段を有するように構成する。

〔産業上の利用分野〕

本発明は相互配線されたニューロンで構成されるニュー
ラルネットのハードウェア化に係り、更に詳しくは、１
つのニューロンからなる処理ブロックの制御信号が次の
処理ブロックへ連鎖して信号伝送する連鎖側４２１方式
に関する。

近年、コンピュータ技術の進歩によって、高速なデータ
処理が可能になってくるとともに、知的な情報処理のニ
ーズが高まってきている。とくに最近注目されている技
術にニューラルネットがある。

ニューラルネットで構成されるニューロコンピュータは
パターン認識、知識処理、機械制御、信号処理などに利
用され得ると考えられている。

ニューラルネットは、例えば、パターン認識では、文字
、画像、音声などの認識、機械制御では、ロボットなど
の制御、知識処理では、エキスパートシステムへの適用
、信号処理では、画像の圧縮、復元などへ適用できる。

また、多くの組み合わせ問題の最適解を求める最適化処
理にも適用できる。

このようにニューラルネットはニューロンをネットワー
ク上に接続することにより、超並列処理を行い、学習機
能をもった高度な情報処理を高速に行うことができ、広
範囲な分野での利用が期待されている。そしてニューラ
ルネットの性能を引き出すために必要とされるニューロ
ンのハードウェア化の実現が待たれている。

〔従来の技術〕

第９図は、従来のバンクプロパゲーション型のニューラ
ルネットの構成図である。同図においてＨ１〜Ｈ４は人
力層、■１〜Ｉ６は隠れ層、Ｊ１〜ｊ３は出力層のニュ
ーロンである。

ニューラルネットではユニット間の接続が完全グラフ、
すなわち、１つのユニットは他のユニ・ノドにすべて技
で接続され、その接続点における重みの値を変えること
によって接続の強さを決めている。そして、現在のニュ
ーラルネ・ソトの実行は、パソコン等を用いてソフトウ
ェアのシミュレーションで実現している。

〔発明が解決しようとする課題〕

このようなニューラルネットを集積回路として実現する
場合、処理ブロックにニューロン）の各ユニット間の接
続（リンク）の方法、ユニ・７ト内の各処理部の構成、
重みの設定方法、大規模化、高精度化、高速処理化が重
要となる。そのために、大量のユニ・２ト配置と膨大な
ユニット間接続を必要とする大規模なニューラルネット
を構成することが難しいという問題点を生じていた。

従来は逐次計算機によるシミュレーションで実行してい
たため、ハードウェア化された大きなニューラルネット
は実用化されていないという問題点があった。

本発明は処理ブロックの制御信号がブロック間を連鎖し
て伝達することを容易にすることを目的とする。

〔課題を解決するための手段〕

第１図（ａ）は、本発明のブロック図であり、複数のニ
ューロンモデル（処理ブロック）を相互に接続すること
により形成されるニューラルネットの構成を示す。

複数の処理ブロックからなるシステムにおいて、１番目
の処理ブロックはｉ−１番目の処理ブロックから接続手
段１−１を介して連鎖入力制御信号Ｃ３ｉ−１を入力し
、ｉ＋１番目の処理ブロックに連鎖出力制御信号を出力
し、制御手段１−２は、１番目の処理ブロックに対して
最初の連鎖制御入力信号Ｃ８Ｏを送り、最後の処理ブロ
ックｎからの連鎖制御出力信号ＣＳｎを入力する。各処
理ブロックが処理終了後に当該ブロックに対する連鎖制
御入力信号の入力によって結果を適当なタイミング時に
時分割出力し、出力処理の完了後に当該ブロックから前
記連鎖出力制御信号を出力するように制御する。

〔作　　　用〕

本発明では、処理ブロックはｎ個からなり、個々に処理
を独立に実行することができる。処理ブロック（ｉ）は
処理ブロック（ｉ−１）から制御信号を入力し、処理ブ
ロック（ｉ＋１）に制御信号を出力する。制御ブロック
１−２は、処理ブロック（１）に対して最初の制御信号
を送り、最後に処理ブロック（ｎ）よりの制御信号出力
により、すべての処理ブロックの処理が終了したことを
伝達する。すなわち、第１図（ｂｌに示すように、連鎖
制御信号Ｃ３Ｏ，・・・Ｃ３ｉ−１，、ＣＳｉ、Ｃ３ｉ
＋ｌ、　　・・・ＣＳｎが順次発生することにより処理
ブロック（１）、・・・　（ｉ−１）、（ｉ）。

（ｉ＋１）　　・・・　（ｎ）の処理が行われる。従っ
て、複数の（プロセッサ等の）処理ブロックをシーケン
シャルに制御する場合に、処理ブロック間の制御信号が
連鎖して順次に伝達することにより、デバイス装万、シ
ステムの制御を行う。本発明では、制御ブロックからす
べての処理ブロックに対して制御のための接続は必要と
しないため、制御ブロックが簡単となる。また、接続し
ている処理ブロックは隣接しているから、配線も簡単に
なる。

〔実　　施　　例〕

次に本発明の実施例を図面を参照して説明する。

第２図は、本発明に用いられるニューロンモデルのブロ
ック図である。ニューロンモデルは二二一うルネットの
各ノードにあたる処理要素であり、ユニットと呼ばれて
いる。神経回路網、すなわちニューラルネットの場合に
は、ユニットと伝達線とを合わせてニューロン、すなわ
ちユニットと呼び、伝達線とユニットとの結合点をシナ
プス結合と呼ぶこともある。それぞれの結合には重みと
呼ばれる量が付加されている。この重みはユニット間の
相互作用の強さを表すパラメータであって通常Ｗｉｌ、
でユニットｈからユニットｉへの結合とその結合の重み
の両方をさす。ネットワークの学習は通常この重みを変
化させることで実現される。

ニューラルネットの全ユニットの内部状態をネットワー
クの状態というが、各ユニットではＸｉが内部活性化レ
ベルと呼ばれる内部状態になっている。

各ユニットｉは前段のユニットからの重み行入力を受け
て、その総和を計算し、その値に適当な非線形関数ｆを
ほどこしたものを出力とする。すなわち、ニューロンモ
デルは第２図に示すように他のニューロンモデル、すな
わち他のユニットからの出力’ｊｈに対して Ｘｉ　　＝　Σ　）’１１−Ｗｉ、＋θ　　−・−−−
（１１）’＝　　＝ｆ　　（ｘ＝　　）　　　　　　　
　　・　・　・　・　・（２）の処理を行っ°ζ出力す
るものである。

ここで、ｙｈはユニットｈの出力、ｙ、はユニットｉの
出力、Ｗｉｌ、はｉユニットとｈユニット間のリンクの
重み、ｒは非線形関数、θは闇値である。

ニューラルネットは、このようなユニットをネットワー
ク上に接続したものである。

各ユニットが人力の総和から次の新しい状態、すなわち
出力を決める場合、シグモイド関数に従うようにしてい
る。このシグモイド関数は、入力の総和Ｘ、が求まると として出力ｙ、を求めるものである。このシグモイド関
数は一般に入力が大きいほど状態が１近づき、しかもこ
のグラフの形はθによって変化する。

ニューラルネットにおける学習の方式は種々あり、例え
ば誤り訂正型の方法が使われる。この方式は、ネットワ
ークにある結合の重みのパターンをその時点で与え、も
し、そのパターンが間違っていた場合にはその結合の重
みを修正するという繰り返しによって最終的に正しいパ
ターンを求めるというものである。

すなわち、時刻Ｔにおけるパターンが入力された場合に
、それに対する最終の出力層にあるユニットの解が、も
し望むべき解でなければ、その誤差を小さくするように
重みＷｉｈを変えるようにして学習処理が行われる。こ
のような、学習処理においてはネットワークが正解と同
じ結果を出力した場合には、結合は変化させないが、正
解が例えば１であるのにネットワークの出力がＯを出し
た場合には、ユニットの結合を例えばｌだけ増加させ、
ネットワークの出力が１になるような方向へ修正してい
くことになる。従って、学習処理においては、重みＷｉ
ｈが任意に可変にできることが極めて重要になる。ネッ
トワークを動作させ、得られた出力と正解とを比較し、
その誤差が小さくなるように結合の重みを修正していく
ことになるが、集積回路上のユニット間の結合に対して
各ユニットが他のユニットにすべて結合されたハード的
に完全グラフのニューラルネットでは、ユニット間の接
続は大量のユニットと膨大なユニット間接続を必要とす
るため、大規模なニューラルネットを構成することが非
常に難しくなる。

そのため、ユニット間の接続を減少させ、配線上では１
本の配線でユニット間を接続し、前段のユニットから後
段のユニットへは電圧値の異なるパルスを時分割で伝送
し、その電圧の振幅値を重みに対応して伝送するように
すれば完全グラフではない構造で集積回路が構成でき、
大量のユニットを等価的に接続することが可能となる。

本発明はこのようにユニット間の伝送においてアナログ
電圧に対する時分割処理を行うものである。

この時分割処理を図面を参照して説明する。

第３図は完全グラフによるニューラルネットの概念図で
ある。同図においてＨｌ、Ｈ２は前段のユニット、１１
，１２．　　・・・、Ｉｎは後段のユニットで、ｙｈｉ
ｔ　　ｙ　ｈｚは各ユニットの出力信号である。前段の
各ユニットＨ１，Ｈ２はそれぞれ後段のユニットＩｔ、
１２．　　・・・、Ｉｎに共に接続され、例えば、Ｈｌ
は１１．［２，−・・Ｉｎに出力線ｙｈｒによって接続
されている。すなわち、前段の各ユニットは後段のユニ
ットにすべて接続されている。学習時には例えば結合に
おける重み（Ｗ目、　　Ｗ、！、　　Ｗｉ、、　　Ｗ２
！、　　ｌ　’　Ｗｉｉ、　　ｗａｚ）として適当なパ
ターンを与え、ネットワークから出力された出力値が目
的の解でなければ、この重みパターンをその差が小さく
なるように変えていく。このような場合、前段から後段
へのパルスの伝送を同時に行うことができるが、集積回
路上では配線が非常に複雑になる。

第４図（ａｌは本発明のニューロンプロセッサの接続の
概念図である。同図においてＵｌ、Ｕ２゜・・ＴＪｎは
第３図における後段のユニット（１１゜１２、　　・・
・Ｉｎ）であり、前段のユニット（Ｈｌ、Ｈ２）は示さ
れていない。前段の各ユニットから出力される出力信号
は同じＤＡＴＡ−ＩＮＰＵＴのバスＡに接続され、その
バスＡに後段のｎ個のユニットが接続されている。同様
に後段のユニット　（Ｕｌ、Ｕ２．　　・・・、Ｕｎ）
からの出力もＤＡＴＡ−ＯＵＴＰＵＴのバス已に共通に
接続されている。従って前段のユニットから後段のユニ
ットへの接続はバスＡのみによって接続されるため、配
線上極めて小さくなり、集積回路としての実現性は極め
て高（なる。前段のユニットから後段のユニットへの伝
送時においては、重みに対応する振幅を有するアナログ
パルス電圧が時分割で伝送される。

なお、第４図（ａｌでＤＡＴＡ−ＩＮＰＵＴはアナログ
データの時分割入力、ＤＡＴＡ−ＯＵＴＰＵＴは時分割
アナログ出力であり、ＣＳ　Ｏ＝　ＣＳ　ｎは連鎖出力
制御信号、ｗ−ＤＡＴＡＩからｗ−］）ＡＴＡｎは重み
データである。そして、本発明では特に、処理ブロック
はｎ個からなり、個々に処理を独立に実行することがで
きる。処理ブロック（ｉ）は処理ブロック（ｉ　−１）
から制御信号を入力し、処理ブロック（ｉ＋１）に制御
信号を出力する。制御ブロック１−２は、処理ブロック
（１）に対して最初の制御信号を送り、最後に処理ブロ
ック（ｎ）よりの制御信号出力により、すべての処理ブ
ロックの処理が終了したことが伝達される。そして、本
発明では、制御ブロックｉ−２からすべての処理ブロッ
クに対して制御のための接続は必要としないため、制御
ブロック１−２が簡単となる。また、接続している処理
ブロックは隣接しているから、配線も簡単になる。

第４図（ｂｌは、第４図（ａｌに示すニューラルネ・７
トを本発明を用いて実行した場合のタイムチャートであ
る。ユニソ１−Ｈ１，Ｈ２の出力’ｊｈｒ−，’ｊｈ□
がＤＡＴＡ−ＩＮＰＵＴより時分割入力され、重みＷｌ
、、Ｗ、ｇがユニットＵｌにシーケンシャルに入力され
、上記（１）、（２）式の処理が行われる。これと平行
して、ユニットし２〜Ｕｎについても、ｙｈ＋、ｙｈｚ
及びｗ２．とＷｇ、、　　・−・’　ｔ、ｗｌとｗ。が
入力されてユニットＵ１と同様な処理が行われる。

以上が終了後に、制御ブロック１−２より連鎖出力制御
信号ＣＳＯがＵｌに入力され、ＵｌはＵｌの出力ｙｌｌ
をＤＡＴＡ−ＯＵＴＰＵＴへ出力する。次にＵｌはＣ２
にＣ８１を出力し、Ｃ２はＣ２の出力ｙ、２を出力する
。このシーケンスがＵｎまで連鎖（伝達）し、最後にＵ
ｎより制御ブロック１−２へＣＳｎを伝達し、一連の処
理を終了し、第３図に示したニューラルネットが実行で
きる。

第５図は本発明のニューラルネットにおける伝送波形の
概念図である。同図において、上は第４図のニューラル
ネットにおけるバスＡ上の信号を示し、下の図は後段の
出力線であるバスＢ上での電圧波形である。前段のユニ
ットＨ１から出力される電圧は正で値が大きい場合のパ
ルスでΔを間に振幅ｙｈ、の電圧値となっている。ユニ
ットＨ２からは負の電圧が出力され、その振幅値ｙ６□
は負になっている。このように、正、負が存在するのは
ニューラルネットにおける各ニューロンが興奮性である
か、抑制性のものであるかによって異なる為である。興
奮性の場合に、正、抑制性の場合に負の値のパルスが出
るようにしている。これらの時分割のアナログ信号が後
段のユニット０１゜Ｃ２に時分割で入力され、ユニット
内の処理が行われる。Ｕｌの内部処理が終了後、高さが
’／Ｉ＋の正の電圧をΔを間にバスＢに出力する。そし
て、少し遅れて次のタイミングで後段のＣ２は抑制性の
振幅値ｙ１！のパルスをバスＢに出力する。このように
、本発明では各ニューロン間での伝送は時分割多重化ア
ナログ信号によるものとなる。

第６図は、本発明のニューラルネットのユニットのブロ
ック図である。本発明のユニットでは入力部（Ｉ）、掛
算部（■）、加算部（■）、サンプル／ホールド部（■
）、非線形関数部（Ｖ）、及び出力部（Ｖｌ）から構成
されている。

第７図は、本発明のニューラルネットのユニットの詳細
図である。

入力部２はオフセットキャンセル部１１と、１倍のバッ
ファ９から構成されている。１倍のバッファ９はオペア
ンプの出力を一端子にフィードバックし、子端子に入力
電圧を入力することによって構成される。データ入力は
アナログの時分割されたパルス信号である。ＯＣはオフ
セントコントロール信号であり、これが１のときアナロ
グスイッチ２６がオンし、１倍のバッファ９には、０電
圧が強制的に設定される。一方、オフセットコントロー
ル信号ＯＣが、０のときアナログスイッチ２６はオフさ
れ、アナログスイッチの他方２５がオンし、データ入力
が１倍のバッファ９に入力される。すなわち、オフセッ
トコントロール信号ＯＣが１である場合には、ニューロ
ンモデルのユニットにはＯボルトが強制的に入力されて
次段の回路のオペアンプの出力に生じるオフセット電圧
に対するオフセットのキャンセルの動作を行うようにし
ている。

正負切換回路１２は２つの倍数器をカスケード結合して
構成されている０倍数器では入力抵抗（ＩＯＫΩ）とフ
ィードバック抵抗（１０にΩ）によって１０／１０．す
なわち１倍の電圧の反転したものが形成され、それを１
段だけを通すか、２段を通すかによってアナログ電圧の
符号を決定している。

その制御電圧はデジタル重みデータの符号ビット（ＳＩ
ＧＮ）ｒあり、この５ＩＧＮビツトはＭＯＳスイッチ３
０のゲートに接続されている。符号ビットが１である場
合に入力部２からの入力電圧は第１段目の倍数器で反転
され、さらにスイッチ２７もオンしているので後段の倍
数器も通り、結果として正相となる。また符号ビットが
Ｏである場合には、反転回路２８を介して、スイッチ２
９がオンとなる。この時スイッチ２７と３０はオフして
いるため、入力部２からの入力端子はスイッチ２９を介
して後段のオペアンプ３１の一端子に入力される。従っ
て、前段の抵抗３２と後段のオペアンプのフィードバッ
クの抵抗３３とによって倍数器が形成され、１倍された
形で反転される。

すなわち、符号ビットの正負によって入力部２の入力が
、正または負の電圧として形成され、これが、興奮性と
抑制性のシナフブス結合に従った電圧となる。正負切換
回路１２からの出力は掛算部３の中にあるＤ／Ａコンバ
ータ１３のＲ−２Ｒ低抵抗路網の３４の点に入力される
。

Ｒ−２Ｒ方式のＤ／Ａコンバータをまず説明する。

ＭＳＢからＬＳＢまでのデジタル重みによって内部のス
イッチはオンまたはオフをとる。デジタル値が１である
場合に、電流は右側のスイッチ３５を通って、オペアン
プ３６の仮想接地点３７′に流れ込む。オペアンプ３６
の仮想接地点３７′は＋端子と同じ電圧になるように制
御され、これがグランドであるから仮想的な０ボルトで
ある。スイッチの状態に関わらず、２Ｒの抵抗には電流
が流れ、デジタル値の値に従ってその２Ｒに流れる重み
電流が仮想接地点３７′の方に流れるかどうかが決定さ
れる。１香石の２Ｒに流れる電流をｉとする。右から２
番目すなわちＬＳＢに対応する２Ｒは１香石の２Ｒに係
る電圧を２Ｒで割った値であるから２ＲＸｉ÷２Ｒでｉ
となる。従って１香石の横方向のＲには電流ｉが流れる
。右から３番目の２Ｒには２Ｒｘｉ＋Ｒｘ２ｉの電圧が
かかり、これを２Ｒで割るから２１の電流が流れる。

以下同様で左に行くに従って４ｉ、８ｉとなって２のべ
き乗で増える電流になる。この２のべき乗になった重み
電流をオペアンプの方に流すか流さないかを決めている
のがＭＳＢからＬＳＢである。

従って、デジタル重みに対応する電流が２のべき乗の形
で仮想接地に入りこみ、オペアンプの入力インピーダン
スは無限大であるから、この電流がオペアンプ３６の帰
還抵抗３７に流れる。従って、Ｄ／Ａコンバータの出力
電圧■。、は入力電圧をＥとすれば、 ＋・・・＋２”　ＸＤＩＩ−１） となる。ここで、ＤｏはＬＳＢで、Ｄｆｉ−１がＭＳＢ
であるとする。すなわち、掛算部３′の出力は入力電圧
に重みを掛けた値になっている。その重み係数はＭＳＢ
からＬＳＢに人力されるデジタル値で制御されることに
なる。

時分割多重化アナログ信号の各電圧とデジタル重みデー
タとの各種を時分割的にキャパシタを介して加えること
により積分動作を実行する。そして、サンプル／ホール
ド回路（ＩＶ）は、加算結果をサンプル／ホールドする
。

次に加算部４を説明する。加算部４はＲア３８と帰還キ
ャパシタＣ７による積分器である。加算部４の入力部に
は時分割加算制御部１５があり、サンプル／ホールド信
号Ｓ／Ｈ信号が１のとき掛算部３の出力電圧がオペアン
プの仮想接地点３９に入力され、Ｓ／Ｈ信号が０のとき
反転回路４０によりスイッチ４１がオンとなって掛算部
の出力がＲ１を介してグランドに接続されるので加算部
４の帰還キャパシタＣＴには加算されないことになる。

今、Ｓ／Ｈ信号が１のとき、掛算部３の出力電圧はＲ１
を介してオペアンプ３９の一端子に入力し、入力電圧を
Ｒアで割った電流が仮想接地を介して帰還キャパシタＣ
ｔＯ方に入力される。

キャパシタＣ７を含む積分回路の帰還回路４２には４つ
のスイッチを用いてオフセントキャンセル機能が付加さ
れている。今オフセントコントロール信号ＯＣが１にな
ったとすると、スイッチ４３と４４がオンで、４５と４
６がオフとなる。オフセットコントロールＯＣは入力部
２にも入力され、これが１である場合にはデータ入力は
強制的には０にされる。この場合、正負切換回路１２及
び掛算部のＤ／Ａコンバータ１３を介してもしオフセッ
トがなければ、Ｄ／Ａコンバータの出力はＯボルトとな
る。しかし、オペアンプがあるためにオフセット電圧が
生じ、そのオフセット電圧が加算部の０７に蓄えられる
。オフセットコントロール信号ＯＣが０のときには、デ
ータインプットに入力電圧が与えられ、それに対応する
掛算部の出力がＲｔを介してＣＴに入力される。この場
合、前のオフセントコントロール信号が１である場合と
違ってＣアの＋−の極性は逆である。そのため、入力信
号が入力された時に生じるオフセット電圧はＯＣを１に
することにより、Ｃｔの極性が変わり、結果として、オ
フセットがキャンセルされることになる。本発明では、
このように、キャパシタＣ７の極性の反転を用いて等価
的にオフセ・ノドキャンセル機能を有するように構成さ
れている。

なお、スイッチ４７はリセット信号によって制御され、
リセット信号が与えられた場合に、加算部の出力を強制
的にＯにリセットするものである。

加算部４の出力はサンプル／ホールド回路５の入力とな
る。サンプル／ホールド部５では、サンプル／ホールド
制御信号Ｓ／Ｈｏｕｒが１である場合に、スイッチ４８
を介して加算部４の出力がコンデンサＣｈに蓄えられる
。Ｓ／Ｈｏｕｒ制御信号が１である場合には、反転回路
５４′によってスイッチ５０の制御信号はＯとなり、コ
ンデンサＣ５の一方の端子はグランドに接地されず、ス
イッチ５１がオンになることによりユニットの最終出力
データの信号がそのスイッチ５１を介して入力される。

すなわち、その時の最終出力信号がフィードバックされ
てコンデンサＣ１の下側に与えられる。従って、コンデ
ンサＣｈには、加算器の出力から最終出力データの値を
引いた電圧が保持される。一方Ｓ　／　Ｈｏｕｒ制御信
号が０のときには、スイッチ４９と５０がオンし、コン
デンサＣｈの下側はグランドとなり、結果としてＣ，、
に蓄えられた電圧、すなわち加算部の出力から最終出力
値を引いた電圧値がスイッチ４９を介して１倍のオペア
ンプの＋側に入力される。そしてバッファ５３を介して
シグモイド関数の入力となる。また、Ｓ／Ｉ（ｏｕＬ制
御信号が１のときスイッチ４８がオンし、Ｃｈには加算
器の出力値と最終出力値との差の電圧が蓄えられている
ときには、スイッチ５２がオンしている。そのためバッ
ファ５３にはＯボルトが強制的に入力される。この時に
シグモイド関数及びオペアンプを介してデータアウトに
はオフセット電圧が生成される。これがスイッチ５１を
介してＣ６の下側に入力される。従ってＳ／Ｈ８゜、制
御信号がＯの時点、すなわちスイッチ４９がオンでスイ
ッチ５２がオフである場合には、Ｃ２に蓄えられた電圧
、すなわち（加算部の出力−オフセット電圧）がバッフ
ァ５３とシグモイド関数を介して最終出力になるが、オ
フセットコントロール信号ＯＣが１になると、この時に
生成されるオフセット電圧もΔＶであるから結果として
オフセット電圧がキャンセルされることになる。

シグモイド関数を生成する非線形関数部（Ｖ）は非線形
回路選択制御部があり、Ｓｅ１５１ｇ信号を１にすると
スイッチ５５がオンし、シグモイド関数の出力が次段に
入力される。しかし、Ｓｅｌ５１ｇ信号が０の時には反
転回路５７を介してスイッチ５８の制御信号が１となっ
てそれがオンし、シグモイド関数の出力はカットされる
。すなわちＳｅ１５１ｇ信号が０の時には、サンプル／
ホールドの出力電圧がシグモイド関数を介さずに直接オ
ペアンプ５６に入力される。オペアンプ５６は本質的に
は出力を一端子に直接帰還する１倍のオペアンプでバッ
ファの働きをする。すなわち出力インピーダンスを０に
するバッファとなる。

出力部７には時分割アナログ出力部２４と出力制御部２
３が接続されている。Ｃ８ｆ、、が１のときにはスイッ
チ５９がオンで、スイッチ６１もオンであるため、最終
出力値が一端子にフィードバックされて、１倍のオペア
ンプとして働く。それと同時に最終出力値がサンプル／
ホールド部５にフィードバックされる。一方、Ｃ８，、
、がＯのときスイッチ６０がオンになり、スイッチ６１
がオフになる。すなわちバッファ５６の出力はデータア
ウト線には出力されないことになる。しかし、スイッチ
６０がオンすることによって１倍のバッファを形成する
ようにしているため問題なく実行される。出力部７は出
力制御入力信号ＣＳ、、によって出力パルス電圧を伝達
するかどうかを決める回路である。このＣ３ｉ、をディ
レィ回路６２を介してＣＳ、、、として出力し、他のニ
ューロンに対する出力アナログ信号の時間タイミングを
決定することになる。そして、このディレィ回路６２の
遅延量は、１つのニューロンの少なくとも処理時間以上
とする。このため、本発明では出力部７からのアナログ
信号は時分割で伝送されるため、他のニューロンからの
アナログ信号と競合しない。ディレィ回路６２は例えば
所望段数のＤ−ＦＦで構成すればよい。

次に本発明のタイミング図を説明する。

第８図は本発明のユニットにおけるタイミングチャート
である。Ｗデータは掛算部３のＤ／Ａコンバータに入力
されるデジタル信号で、重みデータの各ビットはＷ−Ｃ
ＬＫ　（図示せず）に同期している。例えば、第７図に
おいて、ｗ、に対応するパルスパターンが与えられ、そ
の後Ｗ、、Ｗ３に対応するパルスパターンが与えられて
いる。Ｓ／Ｈ信号は加算部４の入力にある時分割加算制
御部１５に与えられる信号である。Ｓ／Ｈ信号が１のと
き掛算部の出力が積分器の帰還キャパシタＣ７に入力さ
れる。最初のＳ　／　Ｈ信号の立ち上がりでデータイン
ブッｌ−Ｄが入力されたときの掛算部の出力、すなわち
入力されたパルス電圧の総和が加′Ｊ￥器■のＣｔキャ
パシタに入力される。このとき掛算器３内のＤ／Ａコン
バータ１３に与えられるデジタル量はＷ、であり、この
Ｗｌに対応する入力データが波形り、に示ずように正の
電圧として与えられている。これがキャパシタＣ７に蓄
えられる。そして、オフセットコントロール信号ＯＣが
与えられると、この時Ｓ　／　Ｈ信号も正であるので、
入力部２のオフセットキャンセル部の制御により、入力
はＯボルトとなり、このＯボルトに対応するオフセット
電圧が加算部４のＣアキャパシタに与えられる。このと
きＣＴは極性を反転するため、その前のＳ　／　Ｈ（３
号の立ち上がりによってセットされていた電圧からオフ
セント分をキャンセルすることになる。このように蓄え
られた電圧が０１に保持され、次にＷ−ＣＬＫの各タイ
ミングで異なるニューロンからの入力りよとり、がそれ
ぞれ重みＷｚ　、Ｗ３に掛けられて加算部４に入力され
る。正負切換回路からの出力は正相で、Ｄ／Ａコンバー
タでは正の重みが与えられるので、反転され、図に示す
ようにマイナス方向に電圧が生じる。これらの出力電圧
はＣ１に蓄えられるが、これが前のＣ１に蓄えられた電
圧と加算される。

このように本発明では時分割的に入力と重みとの積の和
がＣ１に蓄えられる。そして第７図の出力部に示される
ように、Ｃ８ｉが入力された時点で、Ｃｔに貯えられた
電圧がシグモイド関数を介してＤ　ｏ　ｕ　ｔとして出
力される。また、Ｃ３ｏｕＬはＣ８ｉのパルスが終わっ
てから少なくとも当該ニューロンの処理時間以上のディ
レィ時間だけたって出力され、他のユニットに伝送され
る。

このように、本発明のニューロンプロセッサは、入力部
より入力される時分割のアナログデータを掛算部（ＩＩ
）で重みデータと入力データの積が計算され、次段の加
算部（］ＩＩ）で加算される。従ってユニットの内部活
性化レベル（（１）式）が求められる。そして、次段の
データメモリのためのサンプルホールド部（ＩＶ）を介
して、非線形関数部（Ｖ）へ入力され、出力部（Ｖｌ）
から演算結果が時分割出力される。

そして、第８図に示すように、このニューロンプロセッ
サに入力されるデータ（ＤＡＴＡ−ＩＮＰＵＴ）は、Ｄ
ｌ→Ｄ２→Ｄｆｆと時分割に入力される。Ｄ、が入力さ
れると同時に重みのデータ（Ｗデータ）も入力され、プ
ロセッサ内部で前記の処理（（１）式）が行われる。次
に人力されるＤ２、Ｄ、についてもＤ！に対する重みデ
ータＷ２、Ｄ、に対する重みＷ、がプロセッサに人力さ
れて積和（Ｄ＋　ｘｗ、＋［）、ｘｗｇ　＋［）３ｘｗ
、）の処理が内部で行われる。そして、さらに闇値関数
の処理部で出力（（２）式）が演算される。

以上でニューロン内の演算は終了し、連鎖出力制御信号
Ｃ３ｉ、の入力によって、結果を時分割し、出力処理の
完了後に連鎖出力制御信号Ｃ３ｏｕＬを出力する。

本発明はこのニューロンプロセッサの出力部（Ｖｌ）に
適用されている。ニューラルネットは多数のユニットか
ら構成されており、ニューラルネットをハードウェア化
する際には、ユニット間の配線とユニットの制御が課題
となっていたが、第７図に示した本発明のニューロンプ
ロセッサはこの問題を時分割でアナログデータ入出力と
本発明の連鎖出力制御によって解決した。第４図（８１
に示すように、本発明では、時分割でアナログデータの
入力することによりニューロンプロセッサノ入力は１本
となっている。そして、出力も入力と同様にアナログデ
ータの時分割出力となって、１本で構成される。従って
ニューラルネットのハードウェア化が非常に有利になっ
ている。

さらに出力部（Ｖｌ）に本発明を適用することによって
、時分割でのアナログデータの出力制御が簡単となり、
ハードウェア化も非常に容易になっている。

〔発明の効果〕

本発明によれば、複数の処理ブロック間の制御が簡単に
行えると同時に、制御ブロックからすべての処理ブロッ
クに対して制御を行う必要がなくなるため、制御ブロッ
クが簡単になる。また、処理ブロック間の接続は近接し
ているから、ハードウェア化が容易である。

【図面の簡単な説明】

第１図（ａｌは、本発明のブロック図、第１図（ｂｌは
、本発明のタイムチャート、第２図は、本発明に用いら
れるニエーロンモデルのブロック図、 第３図は完全グラフによるニューラルネットの概念図、 第４図（ａ）は本発明のニューロンプロセッサの接続の
概念図、 第４図ｆｂｌは、第４図（ａｌに示すニューラルネット
を本発明を用いて実行した場合のタイムチャート、第５
図は本発明のニューラルネットにおける伝送波形の概念
図、 第６図は、本発明のニューラルネットのユニットのブロ
ック図、 第７図は、本発明のニューラルネットのユニットの詳細
図、 第８図は、本発明のユニットにおけるタイミングチャー
ト、 第９図は、従来のバックプロパゲーション型のニューラ
ルネットの構成図である。 ■−１・・・接続手段、 １−２・・・制御ブロック、 ２・・・入力部、 ３・・・掛算部、 ４・・・加算部、 ５・・・サンプル／ホールド部、 ６・・・シグモイド、 ７・・・出力部、 １２・・・正負切換回路、 １３・・・Ｄ／Ａコンバータ、 １５・・・時分割加算制御部、 ２３・・・出力制御部、 ６２・　・　・ディレィ。

Claims (1)

1. 【特許請求の範囲】 １）複数の処理ブロックからなるシステムにおいて、 ｉ番目の処理ブロックはｉ−１番目の処理ブロックから
   連鎖入力制御信号（ＣＳｉ−１）を入力し、ｉ＋１番目
   の処理ブロックに連鎖出力制御信号を出力する接続手段
   （１−１）と、 １番目の処理ブロックに対して最初の連鎖制御入力信号
   ＣＳＯを送り、最後の処理ブロック（ｎ）からの連鎖制
   御出力信号ＣＳｎを入力する制御手段（１−２）を有し
   、１つの処理ブロックに対して連鎖制御入力信号を入力
   して、当該処理ブロックの出力処理の完了後に当該ブロ
   ックから前記連鎖出力制御信号を出力するように制御す
   ることを特徴とする連鎖制御方式。 ２）前記処理ブロックは、ニューロンプロセッサであり
   、入力部より入力される時分割のアナログデータを掛算
   部で重みデータと積を計算し、積分器で前時刻の前記積
   との加算を行い、非線形関数を介して出力部から演算結
   果を時分割出力するもので、出力部において前記連鎖制
   御信号の入出力を行うものであって、連鎖入力制御信号
   の入力によって結果を出力し、出力処理の完了後に前記
   連鎖出力制御信号を出力することを特徴とする請求項１
   記載の連鎖制御方式。 ３）前記各処理ブロックからの連鎖制御出力信号は所望
   の遅延量を有するディレィ回路を介して出力されること
   を特徴とする請求項１記載の連鎖制御方式。