JP3130326B2 - 階層ネットワーク構成演算素子 - Google Patents
階層ネットワーク構成演算素子Info
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- JP3130326B2 JP3130326B2 JP03057264A JP5726491A JP3130326B2 JP 3130326 B2 JP3130326 B2 JP 3130326B2 JP 03057264 A JP03057264 A JP 03057264A JP 5726491 A JP5726491 A JP 5726491A JP 3130326 B2 JP3130326 B2 JP 3130326B2
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Description
【０００１】
【産業上の利用分野】本発明は，階層ネットワーク構成
演算素子に関し，特に，階層ネットワークで構成される
１個の基本ユニットにより近似的な形での平均演算（以
下，簡単のために平均演算という）を行なう階層ネット
ワーク構成演算素子に関する。
演算素子に関し，特に，階層ネットワークで構成される
１個の基本ユニットにより近似的な形での平均演算（以
下，簡単のために平均演算という）を行なう階層ネット
ワーク構成演算素子に関する。
【０００２】階層ネットワーク構成のデータ処理装置で
は，対象とするシステムの入力パターンとそれに対する
望ましい出力パターンの組とを，階層型ニューラルネッ
トワークに提示して学習させ，適応的な処理を行なわせ
る。特に，バックプロパゲーション法とよばれる処理方
式が，その実用性の高さから注目されている。
は，対象とするシステムの入力パターンとそれに対する
望ましい出力パターンの組とを，階層型ニューラルネッ
トワークに提示して学習させ，適応的な処理を行なわせ
る。特に，バックプロパゲーション法とよばれる処理方
式が，その実用性の高さから注目されている。
【０００３】一方，近年実用化されつつある新しい制御
理論であるファジィ理論は，温度が「高い」とか「低
い」といった，人間が行なっている，あいまいさに基づ
く思考や判断の課程をモデル化する理論であり，あいま
いさを表すためにメンバシップ関数を導入したファジィ
集合論を数学的基礎としている。ファジィ理論では，平
均演算を行う場合がある。
理論であるファジィ理論は，温度が「高い」とか「低
い」といった，人間が行なっている，あいまいさに基づ
く思考や判断の課程をモデル化する理論であり，あいま
いさを表すためにメンバシップ関数を導入したファジィ
集合論を数学的基礎としている。ファジィ理論では，平
均演算を行う場合がある。
【０００４】
【従来の技術】従来の逐次処理コンピュータ（ノイマン
型コンピュータ）では，使用方法や環境の変化に応じて
データ処理機能を調節することができないので，パター
ン認識や適応フィルタ等の分野を中心に，新たに階層ネ
ットワーク構成による並列分散処理方式に従う適応的な
データ処理装置が提案されている。この階層ネットワー
ク構成のデータ処理装置では，明示的なプログラムを作
成することなく，学習用に用意された入力信号（入力パ
ターン）の提示に対して出力されるネットワーク構造か
らの出力信号（出力パターン）が，教師信号（教師パタ
ーン）と一致するべく所定の学習アルゴリズムに従って
階層ネットワーク構造の内部結合の重み値を決定する。
そして，この学習処理により重み値が決定されると，想
定していなかった入力信号が入力されることになって
も，この階層ネットワーク構造からそれらしい出力信号
を出力するという“柔らかい”データ処理機能が実現さ
れる。
型コンピュータ）では，使用方法や環境の変化に応じて
データ処理機能を調節することができないので，パター
ン認識や適応フィルタ等の分野を中心に，新たに階層ネ
ットワーク構成による並列分散処理方式に従う適応的な
データ処理装置が提案されている。この階層ネットワー
ク構成のデータ処理装置では，明示的なプログラムを作
成することなく，学習用に用意された入力信号（入力パ
ターン）の提示に対して出力されるネットワーク構造か
らの出力信号（出力パターン）が，教師信号（教師パタ
ーン）と一致するべく所定の学習アルゴリズムに従って
階層ネットワーク構造の内部結合の重み値を決定する。
そして，この学習処理により重み値が決定されると，想
定していなかった入力信号が入力されることになって
も，この階層ネットワーク構造からそれらしい出力信号
を出力するという“柔らかい”データ処理機能が実現さ
れる。
【０００５】階層ネットワーク構成をとるデータ処理装
置では，基本ユニット（ニューロン素子）と呼ぶ一種の
ノードと，内部状態値に相当する重み値を持つ内部結合
とから階層ネットワークを構成している。階層ネットワ
ーク構成のデータ処理装置では，学習信号が得られれば
機械的に内部結合の重み値を決定できるという利点があ
る。
置では，基本ユニット（ニューロン素子）と呼ぶ一種の
ノードと，内部状態値に相当する重み値を持つ内部結合
とから階層ネットワークを構成している。階層ネットワ
ーク構成のデータ処理装置では，学習信号が得られれば
機械的に内部結合の重み値を決定できるという利点があ
る。
【０００６】一方，近年，モデル化が難しい制御対象に
ついての新しい制御処理方式として，ファジィ制御が普
及しつつある。このファジィ制御は，人間の判断等のあ
いまいさを含む制御アルゴリズムをif-then 形式で表現
し，ファジィ推論に従ってこの制御アルゴリズムを実行
することにより，検出される制御状態量から制御操作量
を算出して制御対象を制御するものである。ファジィ制
御を実現するためには，ファジィ制御アルゴリズムを記
述するファジィ制御ルールを生成する必要がある。
ついての新しい制御処理方式として，ファジィ制御が普
及しつつある。このファジィ制御は，人間の判断等のあ
いまいさを含む制御アルゴリズムをif-then 形式で表現
し，ファジィ推論に従ってこの制御アルゴリズムを実行
することにより，検出される制御状態量から制御操作量
を算出して制御対象を制御するものである。ファジィ制
御を実現するためには，ファジィ制御アルゴリズムを記
述するファジィ制御ルールを生成する必要がある。
【０００７】一般に，ファジィ制御システムを構築する
には，以下のような手続きを取る。即ち，熟練操作員の
持つ「もし温度が高ければ，火を小さくする」等のあい
まいな制御規則を得る。次に，その中の言葉（命題）の
意味をメンバシップ関数という形で定量化し，制御規則
を「IF〜THEN〜」型のルール表現で記述する。次に，構
築したファジィ制御システムについて，シミュレーショ
ンや現地テストによる検査を行なう。そして，検査結果
を評価し，それに従って，メンバシップ関数やルールの
改良を行なう。以上により，制御対象に適合したファジ
ィ制御システムを得る。
には，以下のような手続きを取る。即ち，熟練操作員の
持つ「もし温度が高ければ，火を小さくする」等のあい
まいな制御規則を得る。次に，その中の言葉（命題）の
意味をメンバシップ関数という形で定量化し，制御規則
を「IF〜THEN〜」型のルール表現で記述する。次に，構
築したファジィ制御システムについて，シミュレーショ
ンや現地テストによる検査を行なう。そして，検査結果
を評価し，それに従って，メンバシップ関数やルールの
改良を行なう。以上により，制御対象に適合したファジ
ィ制御システムを得る。
【０００８】
【発明が解決しようとする課題】このようなファジィ制
御器で実現されているファジィ推論は，入出力信号の関
係を場合分けして，それらをメンバシップ関数と呼ばれ
る属性情報に従ってあいまいに結びつけることで，複雑
なデータ処理機能の実行モデルを確立することを可能に
している。しかし，ファジィ推論で確立されるファジィ
モデルは，比較的容易に確立できるという利点はあるも
のの，メンバシップ関数の正確な関数値の決定や，メン
バシップ関数間の正確な結合関係の決定が機械的に実現
することができず，所望のデータ処理機能を実現するま
でに多大な労力と時間を要することになるという欠点が
ある。
御器で実現されているファジィ推論は，入出力信号の関
係を場合分けして，それらをメンバシップ関数と呼ばれ
る属性情報に従ってあいまいに結びつけることで，複雑
なデータ処理機能の実行モデルを確立することを可能に
している。しかし，ファジィ推論で確立されるファジィ
モデルは，比較的容易に確立できるという利点はあるも
のの，メンバシップ関数の正確な関数値の決定や，メン
バシップ関数間の正確な結合関係の決定が機械的に実現
することができず，所望のデータ処理機能を実現するま
でに多大な労力と時間を要することになるという欠点が
ある。
【０００９】そこで，前述した階層ネットワーク構成の
データ処理装置の学習機能を利用することができれば，
メンバシップ関数等の決定が自動的にできるので，前述
の欠点が解消される。本願出願人は，このような背景に
鑑みて，先に，階層ネットワーク構成データ処理装置と
ファジィモデルとを融合的に結び付けることで，データ
処理機能の精度の向上を容易に実現できるようにしつ
つ，その実行形式を分かり易いものとしたデータ処理装
置について出願した（特願平2-60257 号「適応型データ
処理装置の解析処理方法」）。
データ処理装置の学習機能を利用することができれば，
メンバシップ関数等の決定が自動的にできるので，前述
の欠点が解消される。本願出願人は，このような背景に
鑑みて，先に，階層ネットワーク構成データ処理装置と
ファジィモデルとを融合的に結び付けることで，データ
処理機能の精度の向上を容易に実現できるようにしつ
つ，その実行形式を分かり易いものとしたデータ処理装
置について出願した（特願平2-60257 号「適応型データ
処理装置の解析処理方法」）。
【００１０】ところで，このような融合的なデータ処理
装置において，平均演算を行うことができれば，より多
様なデータ処理が可能となる。従って，装置の適用範囲
を大きく広げることができるであろうことが予想され
る。
装置において，平均演算を行うことができれば，より多
様なデータ処理が可能となる。従って，装置の適用範囲
を大きく広げることができるであろうことが予想され
る。
【００１１】ここで，この平均演算を行う階層ネットワ
ーク構成データ処理装置の実現方法について考察する
と，ソフトウェアに依って実現しようとした場合，その
負担が大きすぎて，現実的でない。一方，ハードウェア
に依って実現しようとした場合，通常の階層ネットワー
ク構成のデータ処理装置の如く，複数の基本ユニットで
実現するとそのハードウェア量が大きくなりすぎ，種々
の平均演算を並列して実現することができなくなる。
ーク構成データ処理装置の実現方法について考察する
と，ソフトウェアに依って実現しようとした場合，その
負担が大きすぎて，現実的でない。一方，ハードウェア
に依って実現しようとした場合，通常の階層ネットワー
ク構成のデータ処理装置の如く，複数の基本ユニットで
実現するとそのハードウェア量が大きくなりすぎ，種々
の平均演算を並列して実現することができなくなる。
【００１２】本発明は，平均演算を１個の基本ユニット
で行なう階層ネットワーク構成演算素子を提供すること
を目的とする。
で行なう階層ネットワーク構成演算素子を提供すること
を目的とする。
【００１３】
【課題を解決するための手段】図１は，本発明の原理構
成図であり，本発明による階層ネットワーク構成演算素
子を示す。この階層ネットワーク構成演算素子は，１個
の基本ユニット１，即ち，１個のニューロン素子を用い
て構成された平均演算素子２である。基本ユニット１
は，複数の入力部３と，これらに入力された複数の入力
信号Ｘ1 乃至Ｘn に対し各々の内部結合の重み値Ｗ1 乃
至Ｗn を乗算する複数の乗算処理部４と，前記乗算の結
果の全てを加算する１個の累算処理部５と，前記全ての
加算結果に対して非線型の閾値（θ）処理を施して１つ
の出力信号を出力する１個の閾値処理部６とからなる。
ここで，重み値Ｗ1 乃至Ｗn は，平均演算を教師信号と
して用いて複数の入力信号Ｗ1 乃至Ｗn に応じた１つの
出力信号が教師信号と実質的に一致するように学習され
た結果などによって得られている値である。本発明にお
いては，このような値を設定せしめた演算素子を提供す
る。
成図であり，本発明による階層ネットワーク構成演算素
子を示す。この階層ネットワーク構成演算素子は，１個
の基本ユニット１，即ち，１個のニューロン素子を用い
て構成された平均演算素子２である。基本ユニット１
は，複数の入力部３と，これらに入力された複数の入力
信号Ｘ1 乃至Ｘn に対し各々の内部結合の重み値Ｗ1 乃
至Ｗn を乗算する複数の乗算処理部４と，前記乗算の結
果の全てを加算する１個の累算処理部５と，前記全ての
加算結果に対して非線型の閾値（θ）処理を施して１つ
の出力信号を出力する１個の閾値処理部６とからなる。
ここで，重み値Ｗ1 乃至Ｗn は，平均演算を教師信号と
して用いて複数の入力信号Ｗ1 乃至Ｗn に応じた１つの
出力信号が教師信号と実質的に一致するように学習され
た結果などによって得られている値である。本発明にお
いては，このような値を設定せしめた演算素子を提供す
る。
【００１４】
【作用】図１の平均演算素子２の入力部３へ複数の入力
信号Ｘ1 乃至Ｘn が入力されると，各乗算処理部４が，
入力信号Ｘ1 乃至Ｘn に対しその重み値Ｗ1 乃至Ｗn を
各々乗算する。この乗算結果の全てを累算処理部５が加
算し，この全加算結果に対して閾値処理部６が非線型の
閾値処理を施して出力信号を得る。ここで，重み値Ｗ1
乃至Ｗn は，前述の如く，予め与えられた値である。
信号Ｘ1 乃至Ｘn が入力されると，各乗算処理部４が，
入力信号Ｘ1 乃至Ｘn に対しその重み値Ｗ1 乃至Ｗn を
各々乗算する。この乗算結果の全てを累算処理部５が加
算し，この全加算結果に対して閾値処理部６が非線型の
閾値処理を施して出力信号を得る。ここで，重み値Ｗ1
乃至Ｗn は，前述の如く，予め与えられた値である。
【００１５】従って，学習の際に教師信号として平均演
算を用いたとすると，図１の素子は平均演算素子２とな
り，複数の入力信号が入力された場合にこれらの平均を
１つの出力信号として出力する。即ち，ｎ個の入力信号
についての平均を求める演算素子２が，１個の基本ユニ
ット１を用いた階層ネットワーク構成演算素子として実
現でき，かつ，そのハードウェア量を必要最小限に少な
くすることができる。
算を用いたとすると，図１の素子は平均演算素子２とな
り，複数の入力信号が入力された場合にこれらの平均を
１つの出力信号として出力する。即ち，ｎ個の入力信号
についての平均を求める演算素子２が，１個の基本ユニ
ット１を用いた階層ネットワーク構成演算素子として実
現でき，かつ，そのハードウェア量を必要最小限に少な
くすることができる。
【００１６】
【実施例】第２図に，階層ネットワーク構成データ装置
のシステム構成を説明する図である。１′-hは平均演算
素子（以下，演算素子）２の入力層を構成する複数の入
力ユニット，１-i（図１の基本ユニット１と同一）は演
算素子２の中間層を構成する１個の基本ユニット，１′
-jは演算素子２の出力層を構成する１個の出力ユニッ
ト，１０は階層ネットワーク構成データ処理装置，１８
は重み値格納部であって，階層ネットワークの内部結合
に割り付けられる重み値Ｗi を管理するものである。
のシステム構成を説明する図である。１′-hは平均演算
素子（以下，演算素子）２の入力層を構成する複数の入
力ユニット，１-i（図１の基本ユニット１と同一）は演
算素子２の中間層を構成する１個の基本ユニット，１′
-jは演算素子２の出力層を構成する１個の出力ユニッ
ト，１０は階層ネットワーク構成データ処理装置，１８
は重み値格納部であって，階層ネットワークの内部結合
に割り付けられる重み値Ｗi を管理するものである。
【００１７】２１は学習信号格納部であって，重み値の
学習のために用いられる学習用の制御データを格納する
もの，２２は学習信号提示部であって，学習信号格納部
２１から学習用の制御データを読み出して，その内の制
御提示データを演算素子２に提示するとともに，対をな
すもう一方の制御教師データを重み値変更部３０と学習
収束判定部２３に提示するもの，２３は学習収束判定部
であって，演算素子２から出力される制御量データと学
習信号提示部２２からの制御教師データとを受けて，演
算素子２のデータ処理機能の誤差が許容範囲に入ったか
否かを判定してその判定結果を学習信号提示部２２に通
知するものである。
学習のために用いられる学習用の制御データを格納する
もの，２２は学習信号提示部であって，学習信号格納部
２１から学習用の制御データを読み出して，その内の制
御提示データを演算素子２に提示するとともに，対をな
すもう一方の制御教師データを重み値変更部３０と学習
収束判定部２３に提示するもの，２３は学習収束判定部
であって，演算素子２から出力される制御量データと学
習信号提示部２２からの制御教師データとを受けて，演
算素子２のデータ処理機能の誤差が許容範囲に入ったか
否かを判定してその判定結果を学習信号提示部２２に通
知するものである。
【００１８】３０は内部状態値学習処理装置に相当する
重み値変更部であって，学習信号提示部２２からの制御
教師データと演算素子２の出力データとを受けて，バッ
ク・プロパゲーション法に従って重み値の更新量を算出
して，該更新量に従って重み値を更新していくことで重
み値を収束させるべく学習するものである。
重み値変更部であって，学習信号提示部２２からの制御
教師データと演算素子２の出力データとを受けて，バッ
ク・プロパゲーション法に従って重み値の更新量を算出
して，該更新量に従って重み値を更新していくことで重
み値を収束させるべく学習するものである。
【００１９】本実施例は，演算素子２にこの第２図のシ
ステムを使用して平均演算の機能を構築するものであ
る。まず，データ処理の実現のために採られる階層ネッ
トワークの装置構成について詳述する。また，この階層
ネットワークの内部結合に割り付けられる重み値を学習
するために，重み値変更部３０が実行する学習アルゴリ
ズムであるところのバック・プロパゲーション法（D.E.
Rumelhart, G.E.Hinton,and R.J.Williams, "Learning
Internal Representations by Error Propagation", PA
RALLEL DISTRIBUTED PROCESSING, Vol.1, pp.318-364,
The MIT Press, 1986 ）について詳述する。
ステムを使用して平均演算の機能を構築するものであ
る。まず，データ処理の実現のために採られる階層ネッ
トワークの装置構成について詳述する。また，この階層
ネットワークの内部結合に割り付けられる重み値を学習
するために，重み値変更部３０が実行する学習アルゴリ
ズムであるところのバック・プロパゲーション法（D.E.
Rumelhart, G.E.Hinton,and R.J.Williams, "Learning
Internal Representations by Error Propagation", PA
RALLEL DISTRIBUTED PROCESSING, Vol.1, pp.318-364,
The MIT Press, 1986 ）について詳述する。
【００２０】階層ネットワークは，基本的には，基本ユ
ニット１と呼ぶ一種のノードと，重み値を持つ内部結合
とから階層ネットワークを構成している。基本ユニット
１の基本構成は，図１に示したとおりである。この基本
ユニット１は，多入力一出力系となっており，複数の入
力に対し夫々の内部結合の重み値を乗算（例えばＷ1 Ｘ
1 ，Ｘ2 Ｗ2 ，…）する乗算処理部４と，それらの全乗
算結果を加算する累算処理部５と，この累算値に非線型
の閾値処理を施して一つの最終出力を出力する閾値処理
部６とからなる。
ニット１と呼ぶ一種のノードと，重み値を持つ内部結合
とから階層ネットワークを構成している。基本ユニット
１の基本構成は，図１に示したとおりである。この基本
ユニット１は，多入力一出力系となっており，複数の入
力に対し夫々の内部結合の重み値を乗算（例えばＷ1 Ｘ
1 ，Ｘ2 Ｗ2 ，…）する乗算処理部４と，それらの全乗
算結果を加算する累算処理部５と，この累算値に非線型
の閾値処理を施して一つの最終出力を出力する閾値処理
部６とからなる。
【００２１】累算処理部５では下記の(1) 式の演算を実
行し，閾値処理部４では下記の(2)式の演算を実行す
る。
行し，閾値処理部４では下記の(2)式の演算を実行す
る。
【００２２】
【数４】
【００２３】
【数５】
【００２４】これらの演算において，重み値Ｗi は(3)
式で表され，閾値θは(4) 式で表される。
式で表され，閾値θは(4) 式で表される。
【００２５】
【数６】
【００２６】
【数７】
【００２７】本実施例では，(4) 式において，ｓ＝３で
ある。ｎは，入力数である。また，(3) 式及び(4) 式に
おいて，入力信号Ｘi は，後述するルール（肯定又は否
定）に従って，(5) 式の如き処理を施した上で用いられ
る。
ある。ｎは，入力数である。また，(3) 式及び(4) 式に
おいて，入力信号Ｘi は，後述するルール（肯定又は否
定）に従って，(5) 式の如き処理を施した上で用いられ
る。
【００２８】
【数８】 （但し、「肯定の入力」とは入力数ｘ i の命題が肯定で
ある場合を表し，「否定の入力」とは入力数ｘ i の命題
が否定である場合を表す。）
ある場合を表し，「否定の入力」とは入力数ｘ i の命題
が否定である場合を表す。）
【００２９】階層ネットワーク１０又は演算素子２で
は，このような構成の１個の基本ユニット１が，入力信
号値Ｘi をそのまま分配して出力する入力ユニット１′
-hを入力層として，入力パターン（入力信号）を対応す
る出力パターン（出力信号）に変換するというデータ処
理機能を発揮する。
は，このような構成の１個の基本ユニット１が，入力信
号値Ｘi をそのまま分配して出力する入力ユニット１′
-hを入力層として，入力パターン（入力信号）を対応す
る出力パターン（出力信号）に変換するというデータ処
理機能を発揮する。
【００３０】バック・プロパゲーション法では，階層ネ
ットワークの重み値Ｗi と閾値θとを誤差のフィードバ
ックにより適応的に自動調節して学習する。(3) ，(4)
式から明らかなように，重み値Ｗi と閾値θとの調節は
同時に実行される必要がある。以下，バック・プロパゲ
ーション法による重み値の学習処理方式について説明す
る。
ットワークの重み値Ｗi と閾値θとを誤差のフィードバ
ックにより適応的に自動調節して学習する。(3) ，(4)
式から明らかなように，重み値Ｗi と閾値θとの調節は
同時に実行される必要がある。以下，バック・プロパゲ
ーション法による重み値の学習処理方式について説明す
る。
【００３１】重み値変更部３０では，学習用の入力パタ
ーンが提示されたときに出力される出力層からの出力パ
ターンｙp と，そのとるべき信号である教師パターンｄ
p （ｐ番目のパターンの入力信号に対する教師信号）と
を受け取ると，先ず最初に，出力パターンｙp と教師パ
ターンｄp との差分値〔ｄp −ｙp 〕とを算出し，次
に， αp ＝ｙp （１−ｙp ）（ｄp −ｙp ） を算出する。
ーンが提示されたときに出力される出力層からの出力パ
ターンｙp と，そのとるべき信号である教師パターンｄ
p （ｐ番目のパターンの入力信号に対する教師信号）と
を受け取ると，先ず最初に，出力パターンｙp と教師パ
ターンｄp との差分値〔ｄp −ｙp 〕とを算出し，次
に， αp ＝ｙp （１−ｙp ）（ｄp −ｙp ） を算出する。
【００３２】続いて，重み値変更部３０は，算出したα
p を用いて，先ず最初に， βp ＝ｙp （１−ｙp ）αp を算出し，次に， ΔＷi （Ｔ）＝εΣβp ｙp ＋ζΔＷi （Ｔ−１） （ただし，Σはｐの総和） に従って，重み値の更新量ΔＷi を算出する。ここで，
εは学習定数，ζはモーメンタム，Ｔは学習回数であ
る。また，「ζΔＷi （Ｔ−１）」という前回の更新サ
イクル時に決定された重み値の更新量に係るものを加算
するのは学習の高速化を図るためである。
p を用いて，先ず最初に， βp ＝ｙp （１−ｙp ）αp を算出し，次に， ΔＷi （Ｔ）＝εΣβp ｙp ＋ζΔＷi （Ｔ−１） （ただし，Σはｐの総和） に従って，重み値の更新量ΔＷi を算出する。ここで，
εは学習定数，ζはモーメンタム，Ｔは学習回数であ
る。また，「ζΔＷi （Ｔ−１）」という前回の更新サ
イクル時に決定された重み値の更新量に係るものを加算
するのは学習の高速化を図るためである。
【００３３】続いて，重み値変更部３０は，この算出し
た更新量に従って次の更新サイクルのための重み値 Ｗi （Ｔ）＝Ｗi （Ｔ−１）＋ΔＷi （Ｔ） を決定していく方法を繰り返していくことで，学習用の
入力パターンが提示されたときに出力される出力層から
の出力パターンｙp と，そのとるべき信号である教師パ
ターンｄp とが一致することになる重み値Ｗiを学習す
る。
た更新量に従って次の更新サイクルのための重み値 Ｗi （Ｔ）＝Ｗi （Ｔ−１）＋ΔＷi （Ｔ） を決定していく方法を繰り返していくことで，学習用の
入力パターンが提示されたときに出力される出力層から
の出力パターンｙp と，そのとるべき信号である教師パ
ターンｄp とが一致することになる重み値Ｗiを学習す
る。
【００３４】階層ネットワークのハードウェア部品によ
る構成方法としては，本出願人が出願した特願昭63-216
865 号（昭和63年８月31日出願，“ネットワーク構成デ
ータ処理装置”）で開示したものを用いることが可能で
ある。
る構成方法としては，本出願人が出願した特願昭63-216
865 号（昭和63年８月31日出願，“ネットワーク構成デ
ータ処理装置”）で開示したものを用いることが可能で
ある。
【００３５】すなわち，一般的な基本ユニット１は，図
３に示すように，入力スイッチ部３７を介して入力され
る前段層からの出力と重み値保持部３８が保持する重み
値とを乗算する乗算型Ｄ／Ａコンバータ３２と，乗算型
Ｄ／Ａコンバータ３２の出力値と前回の累算値とを加算
して新たな累算値を算出するアナログ加算器３３ａと，
アナログ加算器３３ａの加算結果を保持するサンプルホ
ールド回路３３ｂと，累算処理が終了したときにサンプ
ルホールド回路３３ｂの保持データを非線形変換する非
線型関数発生回路３４と，後段層への出力となる非線型
関数発生回路３４のアナログ信号値をホールドする出力
保持部３５と，出力保持部３５の保持データを出力する
出力スイッチ部３６と，これらの各処理部を制御する制
御回路３９とを備えることで実現される。
３に示すように，入力スイッチ部３７を介して入力され
る前段層からの出力と重み値保持部３８が保持する重み
値とを乗算する乗算型Ｄ／Ａコンバータ３２と，乗算型
Ｄ／Ａコンバータ３２の出力値と前回の累算値とを加算
して新たな累算値を算出するアナログ加算器３３ａと，
アナログ加算器３３ａの加算結果を保持するサンプルホ
ールド回路３３ｂと，累算処理が終了したときにサンプ
ルホールド回路３３ｂの保持データを非線形変換する非
線型関数発生回路３４と，後段層への出力となる非線型
関数発生回路３４のアナログ信号値をホールドする出力
保持部３５と，出力保持部３５の保持データを出力する
出力スイッチ部３６と，これらの各処理部を制御する制
御回路３９とを備えることで実現される。
【００３６】次に，図４に従って，演算素子２を複数個
備えた階層ネットワーク構成データ処理装置１０につい
て説明する。図４において，Ｌ１乃至Ｌ４が演算素子２
を構成する基本ユニット１（又は図２の１−ｉ）であ
り，各々，平均演算のルールＬ１乃至Ｌ４に従う演算を
行なう。ルールは，以下のとおりである。即ち， Ｌ１：ＩＦｘ（ＳＳ）ＭＥＡＮｙ（ＳＳ）ＴＨＥＮｚ（ＳＳ） Ｌ２：ＩＦ〜ｘ（ＬＡ）ＭＥＡＮｙ（ＳＳ）ＴＨＥＮｚ（ＳＳ） Ｌ３：ＩＦｘ（ＳＳ）ＭＥＡＮ〜ｙ（ＬＡ）ＴＨＥＮｚ（ＬＡ） Ｌ４：ＩＦ〜ｘ（ＬＡ）ＭＥＡＮ〜ｙ（ＬＡ）ＴＨＥＮｚ（ＬＡ） である。ここで，「ｘ（ＳＳ）」は，「ｘ is small 」
を表す。「〜Ｘ（ＬＡ）」は，「ｘ is large 」の否定
を表す。従って，これらは，２つの入力信号についての
平均演算を得るルールである。例えば，ルールＬ１は，
２入力ｘ（ＳＳ）とｙ（ＳＳ）の平均（ｘ（ＳＳ）＋ｙ
（ＳＳ））／２を求めてｚ（ＳＳ）へ出力する。即ち，
「ＩＦ ｘ is small ＭＥＡＮ ｙ is small ＴＨ
ＥＮ ｚ is small 」の形式のファジィ制御ルールに従
う。
備えた階層ネットワーク構成データ処理装置１０につい
て説明する。図４において，Ｌ１乃至Ｌ４が演算素子２
を構成する基本ユニット１（又は図２の１−ｉ）であ
り，各々，平均演算のルールＬ１乃至Ｌ４に従う演算を
行なう。ルールは，以下のとおりである。即ち， Ｌ１：ＩＦｘ（ＳＳ）ＭＥＡＮｙ（ＳＳ）ＴＨＥＮｚ（ＳＳ） Ｌ２：ＩＦ〜ｘ（ＬＡ）ＭＥＡＮｙ（ＳＳ）ＴＨＥＮｚ（ＳＳ） Ｌ３：ＩＦｘ（ＳＳ）ＭＥＡＮ〜ｙ（ＬＡ）ＴＨＥＮｚ（ＬＡ） Ｌ４：ＩＦ〜ｘ（ＬＡ）ＭＥＡＮ〜ｙ（ＬＡ）ＴＨＥＮｚ（ＬＡ） である。ここで，「ｘ（ＳＳ）」は，「ｘ is small 」
を表す。「〜Ｘ（ＬＡ）」は，「ｘ is large 」の否定
を表す。従って，これらは，２つの入力信号についての
平均演算を得るルールである。例えば，ルールＬ１は，
２入力ｘ（ＳＳ）とｙ（ＳＳ）の平均（ｘ（ＳＳ）＋ｙ
（ＳＳ））／２を求めてｚ（ＳＳ）へ出力する。即ち，
「ＩＦ ｘ is small ＭＥＡＮ ｙ is small ＴＨ
ＥＮ ｚ is small 」の形式のファジィ制御ルールに従
う。
【００３７】ｘ（ＳＳ），ｘ（ＬＡ），ｙ（ＳＳ）及び
ｙ（ＬＡ）は，複数の演算素子２に共通に用いられこれ
らを構成する入力ユニット（図２の１′-h）であり，Ｌ
１乃至Ｌ４の前段のユニットである。例えば，ｘ（Ｓ
Ｓ）は，所定の演算処理を行ってその出力として「ｘ i
s small 」をＬ１及びＬ３へ送る。
ｙ（ＬＡ）は，複数の演算素子２に共通に用いられこれ
らを構成する入力ユニット（図２の１′-h）であり，Ｌ
１乃至Ｌ４の前段のユニットである。例えば，ｘ（Ｓ
Ｓ）は，所定の演算処理を行ってその出力として「ｘ i
s small 」をＬ１及びＬ３へ送る。
【００３８】ｚ（ＳＳ）及びｚ（ＬＡ）は，複数の演算
素子２に共通に用いられこれらを構成する出力ユニット
（図２の１′-j）であり，Ｌ１乃至Ｌ４の後段のユニッ
トである。例えば，ｚ（ＳＳ）は，Ｌ１及びＬ２からの
出力を受けて，線型関数による処理を行う。
素子２に共通に用いられこれらを構成する出力ユニット
（図２の１′-j）であり，Ｌ１乃至Ｌ４の後段のユニッ
トである。例えば，ｚ（ＳＳ）は，Ｌ１及びＬ２からの
出力を受けて，線型関数による処理を行う。
【００３９】Ｌ１乃至Ｌ８は，各々，前述の(1) 式乃至
(5) 式に従って処理を行なう。入力数は，いずれも２入
力であるから，ｎ＝２となる。入力Ｘi は，ｘ（ＳＳ）
等として与えられ，「０」乃至「１」の間の値をとる。
閾値θは，(4) 式により求められる。重み値Ｗi はどの
入力Ｘi に関する重みもその絶対値Ｓが等しくなるよう
に採られ，ルールにおいて入力値Ｘi を肯定的に扱う場
合は正，否定的に扱う場合は負に符号が設定される。こ
の符号の設定は，(5) 式による。
(5) 式に従って処理を行なう。入力数は，いずれも２入
力であるから，ｎ＝２となる。入力Ｘi は，ｘ（ＳＳ）
等として与えられ，「０」乃至「１」の間の値をとる。
閾値θは，(4) 式により求められる。重み値Ｗi はどの
入力Ｘi に関する重みもその絶対値Ｓが等しくなるよう
に採られ，ルールにおいて入力値Ｘi を肯定的に扱う場
合は正，否定的に扱う場合は負に符号が設定される。こ
の符号の設定は，(5) 式による。
【００４０】ここで，特に，重み値Ｗi は，前述の図２
の方法などによって学習された結果のものであり，その
絶対値Ｓは，どの場合もＳ＝３であった。なお，Ｓの値
は，実現すべき平均演算の評価基準に従って，所定の場
合に収束するようにされる。即ち，平均演算を演算素子
２によりどこまで近似的に実現するかによって，値が異
なる。そして，Ｓが定まると閾値θも定まり，その値は
０又は±３であった。
の方法などによって学習された結果のものであり，その
絶対値Ｓは，どの場合もＳ＝３であった。なお，Ｓの値
は，実現すべき平均演算の評価基準に従って，所定の場
合に収束するようにされる。即ち，平均演算を演算素子
２によりどこまで近似的に実現するかによって，値が異
なる。そして，Ｓが定まると閾値θも定まり，その値は
０又は±３であった。
【００４１】以上をまとめて，図４に示す。即ち，Ｌ１
乃至Ｌ４の下にその閾値θを示し，各入力毎にその重み
値Ｗi を示す。本発明の対象となる演算素子は，当該Ｌ
１及至Ｌ４のいずれか１つである例えばＬ１に該当す
る。例えば，Ｌ１においては，入力値ｘ（ＳＳ）及びｙ
（ＳＳ）に各々重み値Ｗi ＝３を乗算したものの和を求
め，これと閾値θ＝３を(2) 式に代入して入力値ｘ（Ｓ
Ｓ）とｙ（ＳＳ）との平均を求め，これをｚ（ＳＳ）へ
出力する。ｚ（ＳＳ）は，前述の如く線型関数処理を行
うので，その閾値は「０」であり，各入力の重みも等し
く「１」である。従って，その出力は，例えば，代数和
となる。
乃至Ｌ４の下にその閾値θを示し，各入力毎にその重み
値Ｗi を示す。本発明の対象となる演算素子は，当該Ｌ
１及至Ｌ４のいずれか１つである例えばＬ１に該当す
る。例えば，Ｌ１においては，入力値ｘ（ＳＳ）及びｙ
（ＳＳ）に各々重み値Ｗi ＝３を乗算したものの和を求
め，これと閾値θ＝３を(2) 式に代入して入力値ｘ（Ｓ
Ｓ）とｙ（ＳＳ）との平均を求め，これをｚ（ＳＳ）へ
出力する。ｚ（ＳＳ）は，前述の如く線型関数処理を行
うので，その閾値は「０」であり，各入力の重みも等し
く「１」である。従って，その出力は，例えば，代数和
となる。
【００４２】図５は，平均演算の一例を示す。これは，
２入力Ｘ１及びＸ２についての平均ｙを示したものであ
り，数学的に求まる（（Ｘ１＋Ｘ２）／２）ものであ
る。Ｘ１，Ｘ２及びｙは，「０」乃至「１」の間の値を
とり，網目で表す平面が平均である。この例は，入力Ｘ
１及びＸ２が共に肯定である場合を示し，図４のルール
Ｌ４に相当する。この平均演算は，理想的なものである
から，図２で示した学習の際に教師信号として用いられ
る。
２入力Ｘ１及びＸ２についての平均ｙを示したものであ
り，数学的に求まる（（Ｘ１＋Ｘ２）／２）ものであ
る。Ｘ１，Ｘ２及びｙは，「０」乃至「１」の間の値を
とり，網目で表す平面が平均である。この例は，入力Ｘ
１及びＸ２が共に肯定である場合を示し，図４のルール
Ｌ４に相当する。この平均演算は，理想的なものである
から，図２で示した学習の際に教師信号として用いられ
る。
【００４３】図６は，Ｌ１をその基本ユニット１とする
演算素子２の出力する，入力ｘ（ＳＳ）及びｙ（ＳＳ）
の平均を示す。ここで，入力ｘ（ＳＳ）は肯定，入力ｙ
（ＳＳ）は肯定であり，その重み値は共に「３」であ
り，閾値＋ｈは3.0 である。これを図５の教師信号と比
較すると，図６は実現すべき平均演算を近似的に実現し
ていることが判る。従って，１個の基本ユニット１を用
いた演算素子２により，２入力の平均演算を実現してい
る。
演算素子２の出力する，入力ｘ（ＳＳ）及びｙ（ＳＳ）
の平均を示す。ここで，入力ｘ（ＳＳ）は肯定，入力ｙ
（ＳＳ）は肯定であり，その重み値は共に「３」であ
り，閾値＋ｈは3.0 である。これを図５の教師信号と比
較すると，図６は実現すべき平均演算を近似的に実現し
ていることが判る。従って，１個の基本ユニット１を用
いた演算素子２により，２入力の平均演算を実現してい
る。
【００４４】図７は，Ｌ２をその基本ユニット１とする
演算素子２の出力する，入力ｘ（ＬＡ）及びｙ（ＳＳ）
の平均を示す。ここで，入力ｘ（ＬＡ）は否定，入力ｙ
（ＳＳ）は肯定であり，その重み値は「−３」及び
「３」であり，閾値＋ｈは０である。この場合の教師信
号は，図示を省略するが，図５の平均演算を，その立上
りの斜面の方向が図７のそれと一致するように移動した
ものに等しい。従って，図７も，実現すべき平均演算を
近似的に実現していることが判る。
演算素子２の出力する，入力ｘ（ＬＡ）及びｙ（ＳＳ）
の平均を示す。ここで，入力ｘ（ＬＡ）は否定，入力ｙ
（ＳＳ）は肯定であり，その重み値は「−３」及び
「３」であり，閾値＋ｈは０である。この場合の教師信
号は，図示を省略するが，図５の平均演算を，その立上
りの斜面の方向が図７のそれと一致するように移動した
ものに等しい。従って，図７も，実現すべき平均演算を
近似的に実現していることが判る。
【００４５】図８は，Ｌ３をその基本ユニット１とする
演算素子２の出力する，入力ｘ（ＳＳ）及びｙ（ＬＡ）
の平均を示す。ここで，入力ｘ（ＳＳ）は肯定，入力ｙ
（ＬＡ）は否定であり，その重み値は「３」及び「−
３」であり，閾値＋ｈは０である。この場合の教師信号
と図８との関係は，前述の図７とその教師信号との関係
と同様である。従って，図８も実現すべき平均演算を近
似的に実現している。
演算素子２の出力する，入力ｘ（ＳＳ）及びｙ（ＬＡ）
の平均を示す。ここで，入力ｘ（ＳＳ）は肯定，入力ｙ
（ＬＡ）は否定であり，その重み値は「３」及び「−
３」であり，閾値＋ｈは０である。この場合の教師信号
と図８との関係は，前述の図７とその教師信号との関係
と同様である。従って，図８も実現すべき平均演算を近
似的に実現している。
【００４６】図９は，Ｌ４をその基本ユニット１とする
演算素子２の出力する，入力ｘ（ＬＡ）及びｙ（ＬＡ）
の平均を示す。ここで，入力ｘ（ＬＡ）は否定，入力ｙ
（ＬＡ）は否定であり，その重み値は共に「−３」であ
り，閾値＋ｈは−3.0 である。この場合の教師信号と図
９との関係は，前述の図８についての場合と同様であ
る。従って，図９も，実現すべき平均演算を近似的に実
現している。
演算素子２の出力する，入力ｘ（ＬＡ）及びｙ（ＬＡ）
の平均を示す。ここで，入力ｘ（ＬＡ）は否定，入力ｙ
（ＬＡ）は否定であり，その重み値は共に「−３」であ
り，閾値＋ｈは−3.0 である。この場合の教師信号と図
９との関係は，前述の図８についての場合と同様であ
る。従って，図９も，実現すべき平均演算を近似的に実
現している。
【００４７】なお，以上の演算例においては２入力の場
合のみを示したが，これは演算例の図示（図６乃至図
９）が容易なためであり，図１に示す如く多入力であっ
ても，同様に本発明による演算が可能である。
合のみを示したが，これは演算例の図示（図６乃至図
９）が容易なためであり，図１に示す如く多入力であっ
ても，同様に本発明による演算が可能である。
【００４８】ここで，図４に戻って，この階層ネットワ
ーク構成データ処理装置１０は，各々が平均演算をする
基本ユニット１を複数並べることにより，種々の平均演
算を並列的に実行可能とする。また，基本ユニット１の
各々は，図３に示す如きハードウェア構成を有するが，
前述の如く，その教師信号を選択して与えることによ
り，多様な平均演算を実現できる。従って，ハードウェ
ア構成を変更せずとも，例えば，Ｌ１を容易にＬ２に変
更できる。
ーク構成データ処理装置１０は，各々が平均演算をする
基本ユニット１を複数並べることにより，種々の平均演
算を並列的に実行可能とする。また，基本ユニット１の
各々は，図３に示す如きハードウェア構成を有するが，
前述の如く，その教師信号を選択して与えることによ
り，多様な平均演算を実現できる。従って，ハードウェ
ア構成を変更せずとも，例えば，Ｌ１を容易にＬ２に変
更できる。
【００４９】演算素子２は，１個の基本ユニット１，即
ち，図３に示す如きハードウェア構成を用いて構成され
る。従って，従来と比べてより簡易な構成とすることが
できる。なお，従来は，例えば，４つの基本ユニット１
を用いるとすると，図３のハードウェアの組を４つ必要
とし，その上，これらの出力をアナログバスで接続し，
時分割でその出力を取出し，演算処理をする必要があっ
たので，その構成は複雑であった。
ち，図３に示す如きハードウェア構成を用いて構成され
る。従って，従来と比べてより簡易な構成とすることが
できる。なお，従来は，例えば，４つの基本ユニット１
を用いるとすると，図３のハードウェアの組を４つ必要
とし，その上，これらの出力をアナログバスで接続し，
時分割でその出力を取出し，演算処理をする必要があっ
たので，その構成は複雑であった。
【００５０】また，１個の基本ユニット１に１つの平均
演算を行なわせているので，どの基本ユニット（ニュー
ロン素子）１がどのような演算を行っているのかが判る
という，従来にはなかった特徴がある。ニューロコンピ
ューティングでは，明示的なソフトウェアが存在しない
ため，学習の後は，基本ユニット１の行う処理が個々に
は不明であっても，特に問題とはされていなかった。し
かし，演算が結果としては正しくとも，その実態が不明
であるということは，オペレータにとっては不安であ
り，心理的な負担を強いられる。この点，本発明では，
個々の基本ユニット１の行なう演算が明確であるので，
オペレータの心理的な負担を除くことができる。
演算を行なわせているので，どの基本ユニット（ニュー
ロン素子）１がどのような演算を行っているのかが判る
という，従来にはなかった特徴がある。ニューロコンピ
ューティングでは，明示的なソフトウェアが存在しない
ため，学習の後は，基本ユニット１の行う処理が個々に
は不明であっても，特に問題とはされていなかった。し
かし，演算が結果としては正しくとも，その実態が不明
であるということは，オペレータにとっては不安であ
り，心理的な負担を強いられる。この点，本発明では，
個々の基本ユニット１の行なう演算が明確であるので，
オペレータの心理的な負担を除くことができる。
【００５１】
【発明の効果】以上説明したように，本発明によれば，
階層ネットワーク構成演算素子において，ｎ個の入力信
号についての平均を求める演算素子を１個の基本ユニッ
ト，即ち，ニューロン素子を用いた階層ネットワーク構
成演算素子として実現できるので，その構成を簡易なも
のにでき，ハードウェア量を必要最小限のものにできる
と共に，ニューロン素子の各々の行なう演算を明確なも
のにできる。
階層ネットワーク構成演算素子において，ｎ個の入力信
号についての平均を求める演算素子を１個の基本ユニッ
ト，即ち，ニューロン素子を用いた階層ネットワーク構
成演算素子として実現できるので，その構成を簡易なも
のにでき，ハードウェア量を必要最小限のものにできる
と共に，ニューロン素子の各々の行なう演算を明確なも
のにできる。
【図１】本発明の原理構成図である。
【図２】学習説明図である。
【図３】ハードウェア構成図である。
【図４】階層ネットワーク構成データ処理装置を示す図
である。
である。
【図５】平均の一例を示す図である。
【図６】平均演算例を示す図である。
【図７】平均演算例を示す図である。
【図８】平均演算例を示す図である。
【図９】平均演算例を示す図である。
１ 基本ユニット ２ 平均演算素子 ３ 入力部 ４ 乗算処理部 ５ 累算処理部 ６ 閾値処理部 １′-h 入力ユニット １−ｉ 基本ユニット １′-j 出力ユニット １０ 階層ネットワーク構成データ処理装置 １８ 重み値格納部 ２０ 学習信号提示装置 ２１ 学習信号格納部 ２２ 学習信号提示部 ２３ 学習収束判定部 ３０ 重み値変更部 ３２ 乗算型Ｄ／Ａコンバータ ３３ 累算回路 ３３ａ アナログ加算器 ３３ｂ サンプルホールド回路 ３４ 非線型関数発生回路 ３５ 出力保持部 ３６ 出力スイッチ部 ３７ 入力スイッチ部 ３８ 重み値保持部 ３９ 制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅川 和雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 松岡 成典 東京都日野市富士町１番地 富士ファコ ム制御株式会社内 (72)発明者 岡田 浩之 東京都日野市富士町１番地 富士ファコ ム制御株式会社内 (56)参考文献 特開 平４−64183（ＪＰ，Ａ) 合原一幸、「ニューラルコンピュータ 脳と神経に学ぶ」、東京電機大学出版 局（1988）、ｐ．56−ｐ．60 (58)調査した分野(Int.Cl.7，ＤＢ名) G06N 3/00 - 3/10 G06F 9/44 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (1)
- 【請求項１】 複数の入力変数（ｘ１，ｘ２，・・・，
ｘｎ）毎に定められた結線の重み（ｗ１，ｗ２，・・
・，ｗｎ）を前記夫々に対応する入力変数（ｘ１，ｘ
２，・・・，ｘｎ）に乗算する乗算処理部(4) と， 該乗算処理部（４）で得られた各乗算値を加算して総和
を求める累算処理部（５）と， 該累算処理部（５）の出力にシグモイド関数に従った閾
値処理部（６）とを備え，前 記乗算処理部（４）における重み及び閾値処理部
（６）における閾値（θ）を，夫々， 【数１】 【数２】 【数３】 （但し、「肯定の入力」とは入力数ｘ i の命題が肯定で
ある場合を表し，「否定の入力」とは入力数ｘ i の命題
が否定である場合を表す。） によって与えられる値に定められて近似的に平均演算を
実行する一個の基本ユニットからなる ことを特徴とする
階層ネットワーク構成演算素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03057264A JP3130326B2 (ja) | 1991-03-20 | 1991-03-20 | 階層ネットワーク構成演算素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03057264A JP3130326B2 (ja) | 1991-03-20 | 1991-03-20 | 階層ネットワーク構成演算素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04291662A JPH04291662A (ja) | 1992-10-15 |
| JP3130326B2 true JP3130326B2 (ja) | 2001-01-31 |
Family
ID=13050669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03057264A Expired - Fee Related JP3130326B2 (ja) | 1991-03-20 | 1991-03-20 | 階層ネットワーク構成演算素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130326B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8601013B2 (en) | 2010-06-10 | 2013-12-03 | Micron Technology, Inc. | Analyzing data using a hierarchical structure |
| JP5763783B2 (ja) | 2011-01-25 | 2015-08-12 | マイクロン テクノロジー， インク． | 正規表現をコンパイルするための方法および装置 |
| EP2668574B1 (en) | 2011-01-25 | 2021-11-24 | Micron Technology, INC. | Utilizing special purpose elements to implement a fsm |
| WO2012103151A2 (en) | 2011-01-25 | 2012-08-02 | Micron Technology, Inc. | State grouping for element utilization |
| CN103443767B (zh) | 2011-01-25 | 2016-01-20 | 美光科技公司 | 展开量化以控制自动机的入度和/或出度 |
-
1991
- 1991-03-20 JP JP03057264A patent/JP3130326B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 合原一幸、「ニューラルコンピュータ 脳と神経に学ぶ」、東京電機大学出版局（１９８８）、ｐ．５６−ｐ．６０ |
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| Publication number | Publication date |
|---|---|
| JPH04291662A (ja) | 1992-10-15 |
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