JPH02199697A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体メモリ装置に間し、さらに詳しくはメ
モリセルからの微小電圧を増幅するためのセンスアンプ
回路周辺の構成に関するものであ［従来の技術］ 半導体メモリ装置は、共通のビット線に接続した複数の
メモリセルによって構成される複数のメモリセルブロッ
クを備えている０通常、前記メモリセルブロックのそれ
ぞれに対応して、メモリセルから前記ビット線を介して
読み出される微小電圧を増幅するためのセンスアンプ回
路が設けられており、このセンスアンプ回路は前記メモ
リセルブロックの一端部側に線状に配列されてセンスア
ンプ回路ブロックを構成する。

半導体メモリ装置の高集積化に伴って、メモリセルブロ
ック内のメモリセルの数が増大し、またメモリブロンク
の数およびこれに対応して設けられるセンスアンプ回路
の数が増大する。この結果、配線の寄生抵抗が増大し、
これによってメモリセルからのデータの続出速度が低下
する。しかしながら、高集積度でかつデータ続出が高速
に行える半導体メモリ装置は市場の強い要望である。

第４図は従来の半導体メモリ装置の基本的な構成を示す
電気回路図である。この第４図において、ＳＡＭ、、Ｓ
ＡＭ、、・・・、ＳＡＭｌｌはそれぞれビット線ＢＬ＋
、ＢＬ＋’　　：　ＢＬｚ、ＢＬｚ’　　ｉ　　・・・
；ＢＬ、、ＢＬ、’からの信゛号を増幅するセンスアン
プ回路であり、これらがセンスアンプ回路ブロック１０
を構成する。前記ビット線ＢＬ、、ＢＬ、’　　；ＢＬ
ｉ、ＢＬｚ’　　ｉ　　・・・ｉ　Ｂ　Ｌ、、　Ｂ　Ｌ
、’には複数のメモリセルが共通に接続されており、こ
の複数のメモリセルが前述のメモリセルブロックを構成
する。第４図には各メモリセルブロックにおいてワード
線ＷＬ、、ＷＬ、からの信号が共通に与えられるメモリ
セルＣＥ　＋　〜ＣＥ、、のみが示されており、他のメ
モリセルは図示が省略されている。

ワード線Ｗ　Ｌ　ｒ　、　Ｗ　Ｌ　ｔから信号が入力さ
れ、その保持データがビット線ＢＬ、、ＢＬ、’に導出
されるメモリセルＣＥ、−ＣＢ、、はそれぞれ、前記ワ
ード線Ｗ　Ｌ　＋にゲートを接続したメモリセルトラン
ジスタＱ　Ａ　、Ｑ　Ａ　！　、・・・、ＱＡ、と、前
記ワードＩＪＩ　Ｗ　Ｌ　ｔにゲートを接続したメモリ
セルトランジスタＱＢ＋、ＱＢｚ、・・・、ＱＢ、と、
前記メモリセルトランジスタＱＡ、、ＱＡＺ、・・・、
ＱＡ、とセルプレート電圧Ｖｅｒが導出されたライン３
とに接続したメモリセル容１１ｃＡ、、ＯＡ！、・・・
、ＣＡ、、と、前記メモリセルトランジスタＱＢｘＱＢ
ｔ、・・・。

ＱＢヵと前記ライン３との間に接続したメモリセル容Ｉ
ＣＢ、ＣＢ、、・・、、ＣＢ、ｌとを備えている。

またセンスアンプ回路ＳＡＭ、は、Ｐチャンネルトラン
ジスタＱＳＡ、で構成した電流源１からの電流が配線Ｓ
ＡＰから各ドレインに共通に与えられるＰチャンネルト
ランジスタＱＰＡ、、ＱＰＢ。

と、ＮチャンネルトランジスタＱＳＡ、で構成した電流
源２に接続した配線ＳＡＮに各ソースが共通に接続され
たＮチャンネルトランジスタＱＮＡ、。

ＱＮＢ、とを備えている。前記トランジスタＱＰＡ、、
ＱＮＡＩのゲートは共通にピント線ＢＬ、’に接続され
、トランジスタＱ　Ｐ　Ｂ　＋　、Ｑ　Ｎ　Ｂ　＋のゲ
ートは共通にビット線Ｂ　Ｌ　＋　に接続されている。

またトランジスタＱＰＡ、、のソースおよびトランジス
タＱＮＡ、のドレインはビット線ＢＬ＋　に、トランジ
スタＱ　Ｐ　Ｂ　、、のソースおよびトランジスタＱＮ
Ｂ、のドレインはビット線ＢＬ、’にそれぞれ接続され
ている。他のセンスアンプ回路Ｓ　Ａ　Ｍ　ｚ〜ＳＡＭ
、も同樟に構成される。

なお第４図中ｖｃｅは電源電圧、Ｇ−、ＧＮはそれぞれ
トランジスタＱ　Ｓ　Ａｐ　、　Ｑ　Ｓ　ＡＮの各ゲー
トである。

一本のワード線ＷＬ、がＨレベルとなると、メモリセル
容！ＩＣＡ、、ＣＡ＊、−・・、ＣＡ、ｌに蓄積されて
いた各情報が、それぞれメモリセルトランジスタＱＡＩ
、ＱＡ！、・・−、ＱＡ、を介してビット線ＢＬ＋。

ＢＬｚ、・・・、ＢＬ、１に導出される。たとえばビッ
ト線Ｂ　Ｌ　＋に導出された情報がＨレベルを表す情報
“Ｈ”であるときには、ビット線ＢＬ、の電圧はビット
線ＢＬ、’の電圧よりも数１００ｍＶ高く、これによっ
てセンスアンプ回路ＳＡＭ、においてトランジスタＱＰ
Ａ、、ＱＮＢ、が導通ずる。そして電流源２が、そのト
ランジスタＱＳＡ、のゲートＧ、ｌにＨレベルの信号が
与えられることによって、配ｆｉｓＡＮから電流を引き
始めると、導通状態になっているトランジスタＱＮＢ、
がビット線ＢＬ、’の電圧を下げる。

一方ｔｉ源１のトランジスタＱＳＡＰのゲートＧ、には
、ゲートＧＭにＨレベルの信号が与えられるタイミング
から少し遅れたタイミングでＬレベルの信号が入力され
る。これにより１ｔ２ａ源ｔから配線ＳＡＰを介して電
流が供給され、導通状態にあるトランジスタＱＰＡ、が
ビット線ＢＬ、の電圧を押し上げる。この間トランジス
タＱＮＡ。

とトランジスタＱＰＢ、とは動作しない。

上述のようなビット線Ｂ　Ｌ＋　、　Ｂ　Ｌ＋’の電圧
の変化は、第５図においてそれぞれ曲線２１．１で示さ
れている。このようにしてビット線に読み出された微小
電圧情報はセンスアンプ回路によってグランド電圧から
電源電圧まで増幅される。

〔発明が解決しようとする課題〕

第６図はセンスアンプ回路ＳＡＭ、〜ＳＡＭ。

の一部の構成の等価回路図である。この第６図において
Ｒ，、Ｒ，はそれぞれ配線ＳＡＮ、ＳＡＰの寄生抵抗で
あり、ＱＰＡ、、ＱＮＢ、１はセンスアンプ回路ＳＡＭ
、で導通状態にあるトランジスタである。電流源２が配
に５Ｓ　Ａ　Ｎから電流を引き始めると、寄生抵抗Ｒ，
により電圧降下が生じる。このためトランジスタＱＮＢ
、とトランジスタＱＮＢ、ｌ七のゲート・ソース間電圧
は、トランジスタＱＮＢ、の方が小さくなり、このため
電流源２から遠い位置に配置されたセンスアンプ回路Ｓ
ＡＭ、１ではセンス動作が遅れる。

第５回において、曲線２１％、！７′はそれぞれビット
線Ｂ　Ｌ、、、　Ｂ　Ｌ、’の電圧変化を示しており、
ビット線Ｂ　Ｌ、’の電圧の降下に比較して、ビット線
Ｂ　Ｌ、’の電圧の降下が遅れていることが理解される
。

このような半導体メモリ装置においては、電流源２から
最も離間したセンスアンプ回路ＳＡＭ。

におけるセンス動作速度により、データの続出速度が制
限され、しかも前記センス動作速度は、電流源２からセ
ンスアンプ回路ＳＡＭ、に至る配線ＳＡＮの長さ（すな
わちその寄生抵抗の大きさ）によって決定付けられるの
で、この配＆１ＩＳＡＮが長（なる高集積度の半導体メ
モリ装置では、続出時間の増大が避けられなかった。

この発明の目的は、上述の技術的課題を解決し、データ
の続出速度を格段に向上することができるようにした半
導体メモリ装置を提供することである。

（！ｌ！ｉを解決するための手段〕 この発明の半導体メモリ装置は、線状に配列した複数の
センスアンプ回路を有するセンスアンプ回路ブロックと
、このセンスアンプ回路ブロックの一端側に配置した電
流源と、前記複数のセンスアンプ回路に共通に接続され
前記電流源からの動作電流を前記複数のセンスアンプ回
路に供給する第１の配線とを備えた半導体メモリ装置に
おいて、前記電流源から最も離間したセンスアンプ回路
と前記電流源との間を接続した第２の配線を設け、前記
電流源と前記第１の配線との間に電気抵抗を介在させた
ことを特徴とする。

〔作用］ この発明の構成によれば、電流源と、この電流源から最
も離間したセンスアンプ回路との間が第２の配線で接続
されるので、配線の寄生抵抗による電圧降下が低減され
る。そしてさらに線状に配列されてセンスアンプ回路ブ
ロックを構成する複数のセンスアンプ回路に共通に接続
した第１の配線と、前記電流源との間には電気抵抗が介
在され、この電気抵抗は、前記第２の配線の寄生抵抗に
より生じる前記複数のセンスアンプ回路間の前記第１の
配線における電圧降下の低減の割合の不均一を補償して
、前記電圧降下の低減の割合をセンスアンプ回路ブロッ
クの長手方向に関する各部で均一にする。これにより、
前記電流源に最も近接したセンスアンプ回路から、電流
源から最も離間したセンスアンプ回路にいたる各センス
アンプ回路の各センス動作速度をほぼ同等にすることが
できる。

〔実施例〕

第１図はこの発明の一実施例の半導体メモリ装置の基本
的な構成を示す電気回路図である。この第１図において
前述の第４図に示された各部と同等の部分には同一の参
照符号を付して示す。

この実施例の半導体メモリ装置では、センスアンプ回路
ブロック１０を構成する複数のセンスアンプ回路ＳＡＭ
、〜ＳＡＭ、に共通に接続した第１の配線５ＡＮＩは電
気抵抗Ｒ０を介して電流源２に接続されるとともに、電
流ｆＪＸ２から最も離間して配置されたセンスアンプ回
路ＳＡＭ１１と電流源２との間には第２の配線５ＡＮ２
が設けられている。

第２図は前記センスアンプ回路ブロック１０の電気的構
成を等価的に示す電気回路図であり、ｎ−３の場合、す
なわちセンスアンプ回路が３個の場合の構成が示されて
いる。各センスアンプ回路ＳＡＭ＋　、Ｓ　ＡＭｚ　、
ＳＡＭ３にはそれぞれ等しい電流ｉが流れ、第１の配ｌ
＆？１ＳＡＮ１において、センスアンプ回路ＳＡＭ、、
ＳＡＭ□間、およびセンスアンプ回路ＳＡＭ、、ＳＡＭ
、間には寄生抵抗Ｒ１が存在しており、また第２の配線
５ＡＮ２には寄生抵抗Ｒ４が存在している。Ｒ５は、配
線ＳＡＰにおいて、センスアンプ回ｉｌｓＡＭＩＳＡＭ
ｔ間、およびセンスアンプ回路Ｓ　Ａ　Ｍ　ｚＳＡＭｉ
間に存在している寄生抵抗である。電流源１の動作は前
述のように電流源２の動作よりも遅れることとなるので
、寄生抵抗Ｒｓはセンス動作速度には影響しない。

第２の配線５ＡＮ２を流れる電流を１１とし、第１の配
線５ＡＮＩにおいてセンスアンプ回路Ｓ　Ａ　Ｍ　ｚ　
、Ｓ　Ａ　Ｍ　ｘ間を流れる電流をｉ！とじ、センスア
ンプ回路ＳＡＭ、、ＳＡＭ、間を流れる電流をｉ３とし
、抵抗Ｒ０を流れる電流を１４とすると、 ｉ、＝ｒ−ｓ、　　　　　　　　　　　　　　・・・（
１）ｉ、＝　ｉ　＋　ｉ、　　　　　　　　　　　　　
　・・・（２）ｌａ　−２ｔ　＋ｌｚ　　　　　　　　
・・・（３）ｉ＋　　Ｒａ　　−１ａ　　Ｒ６＋　ｔｓ
　　Ｒ３＋　ｉｔ　　Ｒｓ・・・（４） となる、第１および第２の配線ＳＡＮ　ｌ５ＡＮ２が等
しい抵抗値を有しているとき、Ｒ，＝　２　Ｒｓ　　　
　　　　　　　　　　・（５）とし、また抵抗Ｒ０を第
２の配線５ＡＮ２の寄生抵抗Ｒ１によって、 Ｒ，＝ｋＲｆｆ（ただし、ｋは定数）・・・（６）と表
すと、 ｉｚ　−ｉ　　（１２ｋ）／　（ｋ＋４）・・・（７）
ｉｓ　＝ｉ　　（５ｋ）／　（ｋ＋４）　　・・・（８
）を得る。ここで、 ｋ＝２　　　　　　　　　　　　　　　・・・（９）す
なわち抵抗Ｒ０を寄生抵抗Ｒ１の２倍とすると、ｆ、＝
　１＊　”　ｔ／２　　　　　　　　・・・００）とな
る、したがって、センスアンプ回路ＳＡＭ。

Ｓ　Ａ　Ｍ　を間、およびセンスアンプ回路Ｓ　Ａ　Ｍ
　ｚＳＡＭ、間の各電圧降下ΔＶｌ＋２＋　ΔＶ２１．
は、ΔＶＩ、ｚ　＝Δ’Ｊ２．３＝　Ｉ　Ｒｓ　／　２
　　・−１１゜となり、前記電圧降下Δ■１．！＋　Δ
■２□、を等しくすることができる。

一方、抵抗Ｒ０および第２の配線５ＡＮ２が無い場合、
すなわち従来の構成においては、センスアンプＳＡＭ、
、ＳＡＭ２間、およびセンスアンプ回路ＳＡＭ、、ＳＡ
Ｍ、間の各電圧降下Δ■Ｉ＋！＋Δｖ２．．は、 ΔＶ＋、ｚ　−ＡＶｚ、ｓ　”　Ｉ　Ｒｘ　　　””Ｊ
７Ｊとなる。したがって、この実施例では前記各センス
アンプ回路ＳＡＭ、、ＳＡＭ、間９およびセンスアンプ
回路ＳＡＭ、、ＳＡＭ、間の各電圧降下が、従来の構成
に比較して２に低減されることが理解される。

また抵抗Ｒ０および第２の配線５ＡＮ２が無い構成、す
なわち従来の構成において、第１の配線ＳＡＮ　１の寄
生抵抗を乙倍とした場合には、ΔＶ　ｌ＋　ｔ　＝　ｉ
　Ｒｙ　　　　　　　　　−ＱＴＪΔＶｚ、ｚ　＝　ｉ
　Ｒ３／　２　　　　　　・・・０滲となり、したがっ
てこの例に比較して第２図に示された構成では電圧降下
Δ■３．．は同等であるが、電圧降下Δｖ１．２は４倍
に低減されることが理解される。すなわちこの例では第
２図に示された構成はど効率よ（電圧降下Δ■Ｉ＝　２
　＋　Δ■２．．を低減することはできない。

次に抵抗Ｒ０が無い場合、すなわち に＝ｏ　　　　　　　　　　　　　・・・０つの場合を
考察する。このときには上記第（７）式および第（８）
式から、 Ｌ＝ｉ／４　　　　　　　　　　　　・・・００ｉ、＝
５ｉ／４　　　　　　　　　　　　・・・０力となるの
で、電圧降下Δ■Ｉ＝２＋　Δ■２１．は、ΔＶ１．２
　＝５　ｉ　Ｒｓ　／　４　　　　　・・・０団ΔＶｔ
、ｓ　＝　　Ｉ　Ｒａ　／　４　　　　　・・・０９）
となる。すなわちこの例では、第２図に示された構成に
比較して、電圧降下ΔＶ！、、は２倍となるが、電圧降
下Δ■１，２は２．５倍となる。したがって、複数のセ
ンスアンプ回路間の寄生抵抗による電圧降下を均一に減
少させることはできない。このことから、前記抵抗Ｒ０
は第２の配線５ＡＮ２の寄生抵抗による影響を相殺して
、複数のセンスアンプ回路間の電圧降下を均一に減少さ
せる働きを有していることが理解される。

第２図ではセンスアンプ回路が３個の場合を例に採って
説明したが、センスアンプ回路が４個以上のときも明ら
かにセンスアンプ回路間での電圧降下が効率良く、しか
も均一に低減される。これによって、電流源２に近接し
たセンスアンプ回路から離間したセンスアンプ回路まで
の各トランジスタに、はぼ同等の電圧を与えることがで
きるようになり、この結果電流源２から離間して配置し
たセンスアンプ回路のセンス動作速度を向上することが
できる。

第３図は第１図に示された構成において、ビット線ＢＬ
＋、ＢＬ＋’　、ＢＬｆｉ、ＢＬ、’の電圧変化を示す
図である。この第３図において、ビット線ＢＬ、、ＢＬ
、’　、ＢＬ、、ＢＬ、、’の電圧変化がそれツレ曲！
ｓＬ、、Ｌ、’　、Ｌ、、、Ｌｆｉ’　？示されティる
。

この第３図と前述の第５図との比較から、ビット線ＢＬ
イ′の電圧の降下の遅れが格段に低減されていることが
判る。このように電流源２から最も離間したセンスアン
プ回路ＳＡＭ１１のセンス動作速度が格段に向上される
。

以上のようにこの実施例によれば、電流ａ２から離間し
て配置したセンスアンプ回路に、近接して配置したセン
スアンプ回路とほぼ同等の応答速度を有してセンス動作
を行わせることができるようになるので、半導体メモリ
装置においてそのデータの続出速度が格段に向上される
ようになる。

特に、配線が長くなり、したがってその寄生抵抗が大き
くなる高集積度の半導体メモリ装置に対しそのデータの
高速読出を実現することができる。

〔発明の効果〕

この発明の半導体メモリ装置によれば、電流源と、この
電流源から最も離間したセンスアンプ回路との間が第２
の配線で接続されるので、配線の寄生抵抗による電圧降
下が低減される。さらにセンスアンプ回路ブロックを構
成する複数のセンスアンプ回路に共通に接続した第１の
配線と、前記電流源との間には電気抵抗が介在され、こ
の電気抵抗は前記第２の配線の寄生抵抗の影響を排除し
て、前記複数のセンスアンプ回路間の第１の配線におけ
る電圧降下を、前記センスアンプ回路ブロックの長手方
向にわたる各部で均一に減少させる。

これにより、前記電流源に最も近接したセンスアンプ回
路から、電流源から最も離間したセンスアンプ回路にい
たる各センスアンプ回路の各センス動作速度をほぼ同等
とすることができ、この結果半導体メモリ装置における
データの続出速度を向上することができる。特に高集積
度の半導体メモリ装置においては、配線が長くなり、こ
れに伴って配線の寄生抵抗が大きくなるが、この発明に
よればこの配線の寄生抵抗による電圧降下を低減するこ
とができるので、センスアンプ回路の動作を高速に行わ
せて、データの続出を高速に行うことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の半導体メモリ装置の基本
的な構成を示す電気回路図、第２図は第１図に示された
半導体メモリ装置の一部の電気的構成を等価的に示す電
気回路図、第３図はビット線ＢＬＩ、ＢＬＩ’　、ＢＬ
、、、ＢＬ、’の電圧変化を示す図、第４図は従来の半
導体メモリ装置の基本的な構成を示す電気回路図、第５
図は第４図に示された構成におけるビット線ＢＬＩ、Ｂ
Ｌ、’　、ＢＬイ。 ＢＬ、’の電圧変化を示す図、第６図は第４図に示され
た構成の一部の等価回路図である。 ２・・・電流源、１０・・・センスアンプ回路ブロック
、Ｒｏ・・・電気抵抗、Ｒ８−Ｒ６・・・寄生抵抗、Ｓ
ＡＭ。 〜ＳＡＭ、ｌ・・・センスアンプ回路、５ＡＮ１・・・
第１の配線、５ＡＮ２・・・第２の配線 ％−・電九態抗 第 図 第 図 す 第 図 第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 線状に配列した複数のセンスアンプ回路を有するセンス
   アンプ回路ブロックと、このセンスアンプ回路ブロック
   の一端側に配置した電流源と、前記複数のセンスアンプ
   回路に共通に接続され前記電流源からの動作電流を前記
   複数のセンスアンプ回路に供給する第１の配線とを備え
   た半導体メモリ装置において、 前記電流源から最も離間したセンスアンプ回路と前記電
   流源との間を接続した第２の配線を設け、前記電流源と
   前記第１の配線との間に電気抵抗を介在させたことを特
   徴とする半導体メモリ装置。