JPH02194785A - Block encoding device - Google Patents
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- JPH02194785A JPH02194785A JP1014464A JP1446489A JPH02194785A JP H02194785 A JPH02194785 A JP H02194785A JP 1014464 A JP1014464 A JP 1014464A JP 1446489 A JP1446489 A JP 1446489A JP H02194785 A JPH02194785 A JP H02194785A
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- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、画像の持つ2次元的相関を利用し、原画像
データを圧縮して伝送するブロック符号化装置、特にブ
ロック構造に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a block encoding device that compresses and transmits original image data by utilizing two-dimensional correlation of images, and particularly relates to a block structure.
この発明では、所定画素からなるブロック単位で原画素
データのビット数より小なるビット数で圧縮符号化して
伝送するブロック符号化装置において、
ブロック間の空間的な境界線が非直線となるようなブロ
ック構造を選定することにより、ブロックを代表する付
加的コードを復号側で良好に補間できる。In this invention, in a block encoding device that compresses and encodes each block of predetermined pixels with a bit number smaller than the number of bits of original pixel data and transmits the data, the spatial boundary line between blocks is non-linear. By selecting the block structure, the additional code representing the block can be interpolated favorably on the decoding side.
画像情報の一つの特徴として、2次元的相関を有するこ
とが挙げられる。この2次元的相関を利用した符号化の
一つとして、画像を多数の2次元ブロックに分割し、ブ
ロック毎に符号化を行うブロック符号化が知られている
。One feature of image information is that it has two-dimensional correlation. As one type of encoding that utilizes this two-dimensional correlation, block encoding is known in which an image is divided into a large number of two-dimensional blocks and each block is encoded.
ブロック符号化の一例として、特願昭59−26640
7号明細書、特願昭60−232789号明細書に記載
されているADRC(ダイナミックレンジに適応した符
号化)が本願出願人により提案されている。ADRCは
、2次元ブロック或いは3次元ブロックに含まれる複数
画素の最大値及び最小値の差であるダイナミックレンジ
を求め、このダイナミックレンジに適応して、元のビッ
ト数より少ないビット数の量子化コードを形成する。As an example of block encoding, patent application No. 59-26640
ADRC (encoding adapted to dynamic range) described in Japanese Patent Application No. 7 and Japanese Patent Application No. 60-232789 has been proposed by the applicant of the present application. ADRC calculates the dynamic range, which is the difference between the maximum and minimum values of multiple pixels included in a two-dimensional block or three-dimensional block, and adapts this dynamic range to create a quantization code with a smaller number of bits than the original number of bits. form.
つまり、ダイナミックレンジを量子化コードのビット数
に応じた複数のレベル範囲に分割し、最小値除去後の画
像データが属するレベル範囲と対応する量子化コードが
生成される。That is, the dynamic range is divided into a plurality of level ranges according to the number of bits of the quantization code, and a quantization code corresponding to the level range to which the image data after minimum value removal belongs is generated.
上述のADRCでは、ブロック毎のダイナミックレンジ
、最大値及び最小値の内の2個のデータが付加的コード
とされ、量子化コードと付加的コードとが伝送される。In the above-mentioned ADRC, two pieces of data out of the dynamic range, maximum value, and minimum value of each block are used as additional codes, and the quantization code and the additional code are transmitted.
伝送過程で、ブロック毎に定まる付加的コードが誤ると
、復号が不可能となり、そのブロック内の全ての画素デ
ータがエラーデータとなる。従って、誤った付加的コー
ドを復号側で補間(コンシールメント)することが必要
である。During the transmission process, if the additional code determined for each block is incorrect, decoding becomes impossible and all pixel data in that block becomes error data. Therefore, it is necessary to interpolate (conceal) the erroneous additional code on the decoding side.
本願出願人は、隣接画素が復号しようとするブロックと
強い相関を有していることを利用し、復号しようとする
ブロックと隣接するブロックに含まれ、復号しようとす
るブロックと隣接する複数の復元データから付加的コー
ドを補間する方式を提案している。即ち、1ブロツクが
第6図に示すように、(4ライン×4画素)で構成され
る例において、ブロック3を復号しようとする時に、斜
線を付して示すように、ブロック3の4個の画素と復号
が済んでいるブロック1の隣接する4個の画素とから付
加的データが補間される。勿論、4個の隣接画素に限ら
ず、8個、12個、16個の隣接画素の復元データを使
用して、補間の精度を高くすることもできる。特願昭6
2−90602号明細書に記載されている方式では、隣
接する復元データから最小自乗法で付加的コードを補間
する。特願昭62−91795号明細書に記載されてい
る方式は、ブロック内の全画素の平均値と標準偏差を付
加的コードとして伝送する場合に通用される方式である
。The applicant utilizes the fact that adjacent pixels have a strong correlation with the block to be decoded, and decodes multiple reconstructed pixels that are included in blocks adjacent to the block to be decoded and adjacent to the block to be decoded. We propose a method to interpolate additional codes from data. That is, in an example in which one block is composed of (4 lines x 4 pixels) as shown in FIG. 6, when attempting to decode block 3, the four pixels of block 3 are Additional data is interpolated from the pixel 1 and the four adjacent pixels of block 1 that have already been decoded. Of course, the accuracy of interpolation can be increased by using restored data of not only four adjacent pixels but also eight, 12, or 16 adjacent pixels. Special request 1976
In the method described in Japanese Patent No. 2-90602, additional codes are interpolated from adjacent reconstructed data using the method of least squares. The method described in Japanese Patent Application No. 62-91795 is a method commonly used when transmitting the average value and standard deviation of all pixels in a block as an additional code.
上述の先に提案されている補間方式において、隣接する
復元データが全て同一のレベルを持つ時には、エラーが
白色ノイズ、即ち、ランダムでなくなり、最小自乗法で
解を求めることができない。このような状態は、例えば
ブロック間の境界と画像のエツジとが一致する時に生じ
る。In the above-mentioned previously proposed interpolation method, when all adjacent reconstructed data have the same level, the error becomes white noise, that is, it is no longer random, and a solution cannot be found using the least squares method. Such a situation occurs, for example, when the boundaries between blocks coincide with the edges of the image.
従って、この発明の目的は、上述のように、隣接ブロッ
クの隣接画素の復元データを使用して、付加的コードを
補間する時に、補間できなくなることを防ぐことができ
るブロック構造を持つブロック符号化装置を提供するこ
とにある。Therefore, an object of the present invention is to provide block encoding having a block structure that can prevent interpolation failure when interpolating additional codes using restored data of adjacent pixels of adjacent blocks, as described above. The goal is to provide equipment.
この発明では、所定画素からなるブロック単位で原画素
データのビット数より小なるビット数で圧縮符号化して
伝送するブロック符号化装置において、
ブロック間の空間的な境界線が非直線となるようなブロ
ック構造が選定される。In this invention, in a block encoding device that compresses and encodes each block of predetermined pixels with a bit number smaller than the number of bits of original pixel data and transmits the data, the spatial boundary line between blocks is non-linear. A block structure is selected.
ブロック間の境界が非直線的とされるので、画像のエツ
ジとブロックの境界とが一致することが防止され、エラ
ーがランダムとなり、最小自乗法で付加的コードを補間
することができる。Since the boundaries between blocks are assumed to be non-linear, the edges of the image are prevented from coinciding with the boundaries of the blocks, the errors are random, and the additive code can be interpolated using the method of least squares.
以下、この発明の一実施例について、図面を参照して説
明する。第1図は、この一実施例の画像データの伝送シ
ステムを示し、1で示す入力端子に、1サンプルが8ビ
ツトにディジタル化されたディジタルビデオデータが供
給される。ビデオデータは、後述する走査変換回路2で
、走査線の順序からブロックの順序にデータの配列が変
換される。An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows an image data transmission system according to this embodiment, in which digital video data in which one sample is digitized into 8 bits is supplied to an input terminal indicated by 1. The data arrangement of the video data is converted from the order of scanning lines to the order of blocks in a scan conversion circuit 2, which will be described later.
走査変換回路2の出力信号が最大値及び最小値検出回路
3及び遅延回路4に供給される。検出回路3は、ブロッ
クの最大値MAXと最小値MINとを検出する。遅延回
路4は、最大値MAX及び最小値MINを検出する時間
、データを遅延させる。減算回路5で(MAX−MIN
)の演算がされ、減算回路5からダイナミックレンジD
Rが得られる。減算回路6では、遅延回路4からのビデ
オデータから最小値MINが減算され、減算回路6から
最小値が除去されたビデオデータが得られる。The output signal of the scan conversion circuit 2 is supplied to a maximum value and minimum value detection circuit 3 and a delay circuit 4. The detection circuit 3 detects the maximum value MAX and minimum value MIN of the block. The delay circuit 4 delays the data for the time it takes to detect the maximum value MAX and the minimum value MIN. In the subtraction circuit 5 (MAX-MIN
) is calculated, and the dynamic range D is calculated from the subtraction circuit 5.
R is obtained. In the subtraction circuit 6, the minimum value MIN is subtracted from the video data from the delay circuit 4, and video data from which the minimum value has been removed is obtained from the subtraction circuit 6.
減算回路6の出力データ及びダイナミックレンジDRが
量子化回路7に供給される。量子化回路7から元のビッ
ト数(8ビツト)より少ないビット数例えば4ビツトの
量子化コードDTが得られる。ダイナミックレンジDR
1最小値MIN及び量子化コードDTがフレーム化回路
8に供給され、出力端子9には、伝送データが取り出さ
れる。フレーム化回路8は、ダイナミックレンジDR1
最小値MIN及び量子化コードDTがバイトシリアルに
配列され、同期信号が付加された伝送データを形成する
。また、フレーム化回路8では、付加的コード(DR,
MIN)と量子化コードDTの夫々に対するエラー訂正
符号の符号化がなされる。The output data and dynamic range DR of the subtraction circuit 6 are supplied to a quantization circuit 7. From the quantization circuit 7, a quantized code DT having a bit number smaller than the original bit number (8 bits), for example, 4 bits, is obtained. Dynamic range DR
The minimum value MIN and the quantization code DT are supplied to the framing circuit 8, and the transmission data is taken out to the output terminal 9. The framing circuit 8 has a dynamic range DR1
The minimum value MIN and the quantization code DT are arranged byte serially to form transmission data to which a synchronization signal is added. Further, the framing circuit 8 also uses additional codes (DR,
An error correction code is encoded for each of the quantization code DT (MIN) and the quantization code DT.
量子化回路7は、ダイナミックレンジDRに適応した量
子化を行う、つまり、ダイナミックレンジDRを(2’
−16)等分した量子化ステップΔで、最小値が除去さ
れたビデオデータが除算され、商を切り捨てで整数化し
た値が量子化コードDTとされる。量子化回路7は、除
算回路或いはROMで構成できる。The quantization circuit 7 performs quantization adapted to the dynamic range DR, that is, the dynamic range DR is (2'
-16) The video data from which the minimum value has been removed is divided by the equally divided quantization step Δ, and the value obtained by rounding down the quotient to an integer is set as the quantization code DT. The quantization circuit 7 can be composed of a division circuit or a ROM.
フレーム化回路日の出力端子9に取り出された伝送デー
タは、破線で示す伝送路10を介して受信側の入力端子
11からフレーム分解回路12に供給される。伝送路1
0は、例えば磁気テープと回転ヘッドとで構成された記
録及び再生の過程である。The transmission data taken out to the output terminal 9 of the frame forming circuit is supplied to the frame disassembling circuit 12 from the receiving side input terminal 11 via the transmission line 10 shown by the broken line. Transmission line 1
0 is a recording and reproducing process composed of, for example, a magnetic tape and a rotary head.
フレーム分解回路12では、伝送データが分解され、ダ
イナミックレンジDR,最小値MIN及び量子化コード
DTが別個に取り出される。また、フレーム分解回路1
2では、付加的コード及び量子化コードDTのエラー訂
正符号の復号がなされる。フレーム分解回路12から発
生するエラーフラグEFは、エラー訂正符号の復号後の
付加的コードのエラーの有無を示す。例えばエラーフラ
グEFは、1ビツトのコードであって、エラーが無い時
に“O”であり、エラーが有る時に“1′である。The frame decomposition circuit 12 decomposes the transmission data and separately extracts the dynamic range DR, minimum value MIN, and quantization code DT. Also, frame decomposition circuit 1
2, the error correction code of the additional code and the quantization code DT is decoded. The error flag EF generated from the frame decomposition circuit 12 indicates the presence or absence of an error in the additional code after decoding the error correction code. For example, the error flag EF is a 1-bit code, which is "O" when there is no error and "1" when there is an error.
ブロック毎のダイナミックレンジDRがROM13に供
給され、ROM13から量子化ステップΔが得られる。The dynamic range DR for each block is supplied to the ROM 13, and the quantization step Δ is obtained from the ROM 13.
この量子化ステップΔが遅延回路14を介して選択回路
15の一方の入力端子に供給される。選択回路15の他
方の入力端子には、付加的コード復元回路16から量子
化ステップΔ′が供給される。This quantization step Δ is supplied to one input terminal of a selection circuit 15 via a delay circuit 14. The other input terminal of the selection circuit 15 is supplied with a quantization step Δ' from an additional code recovery circuit 16.
フレーム分解回路12からの最小値MINが遅延回路1
7を介して選択回路18の一方の入力端子に供給される
0選択回路18の他方の入力端子には、付加的コード復
元回路16から最小値MIN′が供給される。これらの
選択回路15及び18は、エラーフラグEFで制御され
る。エラーフラグEFが“Omの時には、遅延回路14
及び17から夫々出力される量子化ステップΔ及び最小
値MINが選択回路15及び18で選択される。エラー
フラグEFが“1“の時には、付加的コード復元回路1
6からの量子化ステップΔ′及び最小値MIN’が選択
回路15及び18で夫々選択される。The minimum value MIN from the frame decomposition circuit 12 is the delay circuit 1
The minimum value MIN' is supplied from the additional code recovery circuit 16 to the other input terminal of the 0 selection circuit 18, which is supplied to one input terminal of the selection circuit 18 via 7. These selection circuits 15 and 18 are controlled by an error flag EF. When the error flag EF is “Om”, the delay circuit 14
The selection circuits 15 and 18 select the quantization step Δ and the minimum value MIN output from the quantization steps Δ and 17, respectively. When the error flag EF is “1”, the additional code recovery circuit 1
The quantization step Δ' and the minimum value MIN' from 6 are selected by selection circuits 15 and 18, respectively.
選択回路15からの量子化ステップが乗算回路20に供
給される0乗算回路20には、フレーム分解回路12か
ら遅延回路19を介して量子化コードDTが供給される
。遅延回路14.17.19は、付加的コード復元回路
16で、量子化Δ′及び最小値MIN”が復元されるの
に必要な時間と対応する遅延量を有している0乗算回路
20の出力信号が加算回路21に供給され、選択回路1
8からの最小値が乗算回路20の出力信号に加算される
。この加算回路21の出力には、復元データが得られる
。A quantization code DT is supplied from the frame decomposition circuit 12 via a delay circuit 19 to a zero multiplication circuit 20 to which the quantization step from the selection circuit 15 is supplied. Delay circuits 14.17.19 are additional code recovery circuits 16 and 0 multiplication circuits 20 having a delay amount corresponding to the time required for the quantization Δ' and the minimum value MIN'' to be recovered. The output signal is supplied to the adder circuit 21, and the selection circuit 1
The minimum value from 8 is added to the output signal of the multiplier circuit 20. The output of this adder circuit 21 provides restored data.
付加的コード復元回路16には、量子化コードDTと、
メモリ22からの隣接ブロックの隣接画像の復元データ
が供給される。付加的コード復元回路16は、隣接ブロ
ックと現ブロックとの境界の上下或いは左右に位置する
複数画像同士の相関が極めて強いことを利用し、最小自
乗法で量子化ステップΔ′及び最小値MIN′を復元す
る。かかる付加的コード復元回路16は、本願出願人が
先に提案した特願昭62−90602号明細書に記載さ
れているのと相違がないので、その詳細な説明は省略す
る。The additional code recovery circuit 16 includes a quantization code DT,
Reconstructed data of adjacent images of adjacent blocks from memory 22 is provided. The additional code restoration circuit 16 utilizes the extremely strong correlation between multiple images located above, below, or to the left and right of the boundary between the adjacent block and the current block, and calculates the quantization step Δ' and the minimum value MIN' by the least squares method. restore. This additional code restoration circuit 16 is the same as that described in Japanese Patent Application No. 1982-90602, which was previously proposed by the applicant of the present invention, and therefore a detailed explanation thereof will be omitted.
加算回路21からの復元データが走査逆変換回路23に
供給される。走査逆変換回路23は、送信側に設けられ
ている走査変換回路2とは、逆にブロックの順序から走
査線の順序にデータの配列を並び替える。走査逆変換回
路23の出力端子24に復元されたビデオデータが得ら
れる。The restored data from the adder circuit 21 is supplied to the scanning inverse conversion circuit 23. The scan inverse conversion circuit 23 rearranges the data arrangement from the block order to the scan line order, contrary to the scan conversion circuit 2 provided on the transmission side. Restored video data is obtained at the output terminal 24 of the scan inverse conversion circuit 23.
走査変換回路2の一例を第2図に示す、31で示すフィ
ールドメモリにディジタルビデオデータの1フイ一ルド
分が順次書き込まれる。フィールドメモリ31には、ア
ドレス発生回路32からのアドレス信号が供給される。An example of the scan conversion circuit 2 is shown in FIG. 2, in which one field of digital video data is sequentially written into a field memory indicated by 31. Field memory 31 is supplied with an address signal from address generation circuit 32 .
端子33からのサンプルクロックとこのサンプルクロッ
クを分周回路34で1716に分周したクロックとがア
ドレス発生回路32に供給される。サンプルクロックか
らフィールドメモリ31にデータを書き込むための書き
込みアドレスが形成される。A sample clock from the terminal 33 and a clock obtained by dividing this sample clock into 1716 by the frequency dividing circuit 34 are supplied to the address generation circuit 32. A write address for writing data into the field memory 31 is formed from the sample clock.
また、端子35からのラインクロックを分周回路36で
1/4に分周したクロックがアドレス発生回路32に供
給される。更に、端子37からのサンプルクロックがR
OM3Bに供給され、ROM38からアドレス発生回路
32に対して、読み出しアドレスを形成するためのアド
レス制御信号が供給される。読み出しアドレスは、ブロ
ック間の空間的な境界線が非直線となるように、例えば
第3図に示すブロック構造を出力データが持つように設
定される。Further, a clock obtained by dividing the line clock from the terminal 35 into 1/4 by a frequency dividing circuit 36 is supplied to the address generating circuit 32. Furthermore, the sample clock from terminal 37 is R
An address control signal for forming a read address is supplied from the ROM 38 to the address generation circuit 32. The read addresses are set so that the spatial boundaries between blocks are non-linear, such that the output data has the block structure shown in FIG. 3, for example.
第3図は、16個の画素からなるブロックを構成する例
を示し、(4X4)で暫定的に区分けされる複数ブロッ
クをブロック1〜ブロツク5として表す、中央のブロッ
ク3の上下に二つのブロック1及びブロック5が位置し
、その左右にブロック2及びブロック4が位置する。白
丸で示す各画素内の数字がブロックの番号を示し、ブロ
ック3を構成する画素は、二重の丸がで表されている。FIG. 3 shows an example of configuring a block consisting of 16 pixels, with two blocks above and below a block 3 in the center, representing multiple blocks provisionally divided by (4×4) as blocks 1 to 5. 1 and block 5 are located, and block 2 and block 4 are located on the left and right thereof. The number within each pixel indicated by a white circle indicates the block number, and the pixels forming block 3 are indicated by double circles.
この第3図から分るように、ブロック間の境界線は、矩
形でなく、相互に凹凸が入り込んだ非直線で囲まれた領
域である。As can be seen from FIG. 3, the boundaries between the blocks are not rectangular, but are regions surrounded by non-straight lines that are uneven.
ROM38に書き込まれているアドレス制御信号は、第
4図に示す順序で発生する。第3図におけるラインの番
号を(n、n+1. ・・・・、n+5)と表し、サ
ンプルの番号を(m、m+1、・・・・、m+5)とし
て表す、ROM3Bからは、第4図に示すように、(n
、m+3)(n+1、m + 3 ) (n + 1
、m+4)(n+1、m+5)・・・・ (n+5、m
+2)のアドレス制御信号が順次発生する。従って、第
3図におけるブロック3の16個の画素のデータが順次
フィールドメモリ31から読み出される。ブロック3の
16個の画素データの読み出しが終了すると、nの値が
(+4)され、mの値が(+4)され、次のブロックを
構成する画素データの読み出しがなされる。The address control signals written in the ROM 38 are generated in the order shown in FIG. The line numbers in Figure 3 are expressed as (n, n+1...., n+5), and the sample numbers are expressed as (m, m+1,..., m+5). As shown, (n
, m+3) (n+1, m + 3) (n + 1
, m+4) (n+1, m+5)... (n+5, m
+2) address control signals are generated sequentially. Therefore, the data of the 16 pixels of block 3 in FIG. 3 are sequentially read out from the field memory 31. When the reading of the 16 pixel data of block 3 is completed, the value of n is incremented by (+4), the value of m is incremented by (+4), and the pixel data constituting the next block is read out.
フィールドメモリ31は、2個のフィールドメモリから
構成され、あるフィールド期間で、一方のフィールドメ
モリに対して入力データの書き込みがされている時に、
他方のフィールドメモリからデータの読み出しがされる
。The field memory 31 is composed of two field memories, and when input data is being written to one field memory in a certain field period,
Data is read from the other field memory.
ブロック間の境界線が非直線となるブロック構造として
は、第3図に示される例に限られない。The block structure in which the boundaries between blocks are non-linear is not limited to the example shown in FIG. 3.
第5図は、この発明が適用されたブロック構造の他の例
を示す。第5図の例では、矩形の領域の境界線で画素の
入れ替えを行って、ブロックが構成されている。FIG. 5 shows another example of a block structure to which the present invention is applied. In the example shown in FIG. 5, blocks are constructed by replacing pixels along the boundaries of rectangular areas.
また、この発明は、2次元ブロック毎に画素データを固
定長のデータに変換するADRCに限らず、可変長のデ
ータに変換する可変長ADRCに対して適用できる。ま
た、ブロックを代表する平均値及び標準偏差を付加的コ
ードとして、ブロック内の画素データを1ビツトのコー
ド信号に夫々符号化するブロック符号化のようなADR
C以外に対しても適用することができる。Further, the present invention is applicable not only to ADRC in which pixel data is converted into fixed length data for each two-dimensional block, but also to variable length ADRC in which pixel data is converted into variable length data. In addition, ADR such as block encoding in which pixel data within a block is encoded into a 1-bit code signal using the average value and standard deviation representative of the block as additional codes.
It can also be applied to other than C.
この発明では、ブロックの境界線が非直線とされている
ので、ブロックの境界線が画像のエツジと一致すること
を回避できる。従って、ブロックを代表する付加的デー
タがエラーデータとなった場合、非常に相関が強い復元
データにより、付加的コードを良好に補間することがで
きる。In this invention, since the block boundaries are non-linear, it is possible to avoid the block boundaries from coinciding with the edges of the image. Therefore, when additional data representing a block turns out to be error data, the additional code can be favorably interpolated using reconstructed data that has a very strong correlation.
第1図はこの発明の一実施例のブロック図、第2図は走
査変換回路の一例のブロック図、第3図はこの発明が通
用されたブロック構造の一例を示す路線図、第4図は走
査変換回路の説明に用いる路線図、第5図はこの発明が
適用されたブロック構造の他の例を示す路線図、第6図
は従来のブロック構造の説明に用いる路線図である。
図面における主要な符号の説明
1:ディジタルビデオ信号の入力端子、2:走査変換回
路、
1(l伝送路、
16:付加的コード復元回路、
23:走査逆変換回路。FIG. 1 is a block diagram of an embodiment of this invention, FIG. 2 is a block diagram of an example of a scan conversion circuit, FIG. 3 is a route diagram showing an example of a block structure in which this invention is applied, and FIG. 4 is a block diagram of an example of a scan conversion circuit. FIG. 5 is a route map used to explain the scan conversion circuit, FIG. 5 is a route map showing another example of the block structure to which the present invention is applied, and FIG. 6 is a route map used to explain the conventional block structure. Explanation of main symbols in the drawings 1: Digital video signal input terminal, 2: Scan conversion circuit, 1 (l transmission line, 16: Additional code recovery circuit, 23: Scan inverse conversion circuit.
Claims (1)
数より小なるビット数で圧縮符号化して伝送するブロッ
ク符号化装置において、 ブロック間の空間的な境界線が非直線となるようなブロ
ック構造を選定するようにしたことを特徴とするブロッ
ク符号化装置。[Claims] In a block encoding device that compresses and encodes each block of predetermined pixels using a bit number smaller than the number of bits of original pixel data and transmits the data, the spatial boundaries between the blocks are non-linear. A block encoding device characterized in that a block structure such as the following is selected.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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---|---|---|---|---|
JPS52111311A (en) * | 1976-03-15 | 1977-09-19 | Nippon Telegr & Teleph Corp <Ntt> | Communicating system of picture |
JPS61144989A (en) * | 1984-12-19 | 1986-07-02 | Sony Corp | High efficient coding device of television signal |
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-
1989
- 1989-01-24 JP JP1446489A patent/JP2832974B2/en not_active Expired - Lifetime
Patent Citations (5)
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JPS52111311A (en) * | 1976-03-15 | 1977-09-19 | Nippon Telegr & Teleph Corp <Ntt> | Communicating system of picture |
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Also Published As
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JP2832974B2 (en) | 1998-12-09 |
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