JP3326828B2 - Digital image signal receiving / reproducing device - Google Patents
Digital image signal receiving / reproducing deviceInfo
- Publication number
- JP3326828B2 JP3326828B2 JP28237692A JP28237692A JP3326828B2 JP 3326828 B2 JP3326828 B2 JP 3326828B2 JP 28237692 A JP28237692 A JP 28237692A JP 28237692 A JP28237692 A JP 28237692A JP 3326828 B2 JP3326828 B2 JP 3326828B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- pixel
- encoded
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Television Signal Processing For Recording (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
- Error Detection And Correction (AREA)
Description
【0001】[0001]
【産業上の利用分野】この発明は、ディジタル画像信号
を例えばディジタルVTRによって記録/再生するのに
適用されるディジタル画像信号受信/再生装置、特に、
量子化されたデータを復元値に変換するための復号装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital image signal receiving / reproducing apparatus for recording / reproducing a digital image signal by, for example, a digital VTR, and more particularly, to a digital image signal receiving / reproducing apparatus.
The present invention relates to a decoding device for converting quantized data into a restored value.
【0002】[0002]
【従来の技術】ディジタルビデオ信号を磁気テープ等の
記録媒体に記録する時には、その情報量が多いので、記
録/再生できる程度の伝送レートを達成するために、高
能率符号化によって、ディジタルビデオ信号を圧縮する
のが普通である。高能率符号化としては、ディジタルビ
デオ信号を多数の小ブロックに分割し、ブロック毎に符
号化処理を行うADRC、DCT(Discrete Cosine Tr
ansform)等が知られている。2. Description of the Related Art When a digital video signal is recorded on a recording medium such as a magnetic tape or the like, the amount of information is large. Is usually compressed. ADRC and DCT (Discrete Cosine Trunking), which divide a digital video signal into a number of small blocks and perform encoding processing for each block, are performed as high efficiency coding.
ansform) are known.
【0003】ADRCは、例えば特開昭61−1449
89号公報に記載されているような、2次元ブロック内
に含まれる複数画素の最大値及び最小値により規定され
るダイナミックレンジを求め、このダイナミックレンジ
に適応した符号化を行う高能率符号化である。DCT
は、ブロックの画素をコサイン変換し、変換で得られた
係数データを再量子化し、さらに、可変長符号化するも
のである。さらに、ブロック毎の平均値と、ブロック内
の画素の平均値に対する差をベクトル量子化する符号化
方法も提案されている。The ADRC is disclosed in, for example, Japanese Patent Application Laid-Open No. 61-1449.
No. 89, finds a dynamic range defined by a maximum value and a minimum value of a plurality of pixels included in a two-dimensional block, and performs high-efficiency coding that performs coding adapted to the dynamic range. is there. DCT
Is to perform cosine transform on the pixels of the block, re-quantize the coefficient data obtained by the transform, and further perform variable length coding. Further, an encoding method has been proposed in which a difference between an average value of each block and an average value of pixels in the block is vector-quantized.
【0004】従来のADRCの復号は、符号化コードを
そのコードの代表値に変換し、代表値に対して最小値を
加算する処理である。図7は、一例として量子化ビット
数が2の場合の復号の様子を示す。各画素の量子化コー
ドは、00、01、10、11の何れかである。これら
の量子化コードは、図7において、黒いドットで示され
る代表値に復号される。この代表値に対して、そのブロ
ックの最小値MINが加算される。量子化コードのビッ
ト数は、固定あるいは可変である。このビット数が少な
くなるほど、復元画像が劣化する。つまり、復元画像中
にブロック構造が見えるブロック歪みが生じる。The conventional ADRC decoding is a process of converting an encoded code into a representative value of the code and adding a minimum value to the representative value. FIG. 7 shows an example of decoding when the number of quantization bits is two. The quantization code of each pixel is one of 00, 01, 10, and 11. These quantization codes are decoded into representative values indicated by black dots in FIG. The minimum value MIN of the block is added to this representative value. The number of bits of the quantization code is fixed or variable. As the number of bits decreases, the restored image deteriorates. That is, block distortion in which the block structure is visible in the restored image occurs.
【0005】[0005]
【発明が解決しようとする課題】画像信号は、局所的に
強い相関を有している。画像を小さな領域に分割して同
一のステップ幅で量子化する種類の符号化においては、
符号化データにも、この相関が保存されている。例えば
図8Aに示すように、(3×3)画素の領域において、
中心の注目画素の値が2(10のコード)であり、その
他のブロック内の画素のコードが1(01のコード)の
場合には、注目画素の真値が(1.5〜2.0)の範囲
内に存在することが確率的に多い。図8Bに示すよう
に、注目画素の値が2であり、周辺画素の値が3の場合
には、注目画素の真値が(2.0〜2.5)の範囲内に
存在することが確率的に多い。The image signal has a locally strong correlation. In a type of encoding in which an image is divided into small regions and quantized with the same step width,
This correlation is also stored in the encoded data. For example, as shown in FIG. 8A, in a region of (3 × 3) pixels,
When the value of the center pixel of interest is 2 (code of 10) and the code of pixels in the other blocks is 1 (code of 01), the true value of the pixel of interest is (1.5 to 2.0). ) Is probable in many cases. As shown in FIG. 8B, when the value of the pixel of interest is 2 and the value of the peripheral pixel is 3, the true value of the pixel of interest may exist in the range of (2.0 to 2.5). Probably large.
【0006】従来のように、注目画素の値のみによって
は、中心の代表値に復号するしかなかった。その結果、
量子化ビット数が少ない時には、画像の劣化が目立つ問
題があった。図8に示すような局所的な相関を利用する
ことで、より細かなレベルの復号値を形成することが可
能である。[0006] As in the prior art, depending on only the value of the pixel of interest, decoding to the central representative value is unavoidable. as a result,
When the number of quantization bits is small, there is a problem that image deterioration is conspicuous. By using the local correlation as shown in FIG. 8, it is possible to form a decoded value at a finer level.
【0007】従って、この発明の目的は、ビット数を増
大せずに、より細かな適切な復号値を形成し、これによ
って量子化誤差を低減することが可能なディジタル画像
信号の受信/再生装置を提供することにある。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a digital image signal receiving / reproducing apparatus capable of forming a finer appropriate decoded value without increasing the number of bits and thereby reducing a quantization error. Is to provide.
【0008】[0008]
【課題を解決するための手段】この発明は、所定の量子
化ステップで符号化された各画素の伝送データを復号化
するようにしたディジタル画像信号の受信/再生装置に
おいて、復号化すべき注目画素の符号化データとN個の
周辺画素の符号化データとを定められた順序で配列した
符号化コードパターンを定め、復号化すべき注目画素の
復号化データの発生に必要な補正データが符号化コード
パターン毎に予め格納されているメモリと、符号化コー
ドパターンに対応した補正データを出力する補正データ
出力手段と、補正データおよび量子化ステップを用いた
所定の演算により注目画素の復号化データを発生する復
号化データ発生手段とを有し、 補正データは、種々の標
準的な画像信号のそれぞれの注目画素の符号化データの
積算値と、当該注目画素の符号化データとN個の周辺画
素の符号化データとを定められた順序で配列した符号化
コードパターンの出現回数とから、その値が演算され、
メモリに符号化コードパターンと対応させて格納される
ものであることを特徴とする、ディジタル画像信号の受
信/再生装置である。According to the present invention, there is provided a method for determining a predetermined quantum
In the receiving / reproducing apparatus of the digital image signal so as to <br/> decoding transmission data of each pixel is encoded in step, the target pixel to be decoded coded data and N
The encoded data of the peripheral pixels are arranged in a predetermined order.
The coding code pattern is determined, and the pixel of interest to be decoded is
The correction data required to generate the decoded data is the encoded code
A memory previously stored for each pattern and an encoding code
A correction data output means for outputting the correction data corresponding to de pattern, using the correction data and the quantization step
A decoder that generates decoded data of the pixel of interest by a predetermined operation
Means for generating encoded data , and the correction data
Of the coded data of each target pixel of the standard image signal
The integrated value, the encoded data of the pixel of interest, and N peripheral images
Coding by arranging raw coded data in a prescribed order
The value is calculated from the number of occurrences of the code pattern,
Stored in memory corresponding to the encoded code pattern
And a digital image signal receiving / reproducing apparatus.
【0009】[0009]
【作用】注目画素の符号化データと、それに対して近接
する複数の画素の符号化データとで定まるパターンのそ
れぞれに対して、適切な復号値を発生するためのマッピ
ングテーブルが用意される。このマッピングテーブルに
対して受信/再生されたデータが入力され、適切な復号
値がマッピングテーブルによって出力される。A mapping table for generating an appropriate decoded value is prepared for each of the patterns determined by the coded data of the target pixel and the coded data of a plurality of pixels adjacent thereto. The received / reproduced data is input to this mapping table, and an appropriate decoded value is output by the mapping table.
【0010】[0010]
【実施例】以下、この発明の一実施例について説明す
る。図1は、この一実施例、すなわち、ディジタルVT
Rの信号処理の概略的構成を示す。1で示す入力端子か
らビデオ信号が供給され、A/D変換器2によって、1
サンプルが例えば8ビットにディジタル化される。この
A/D変換器2の出力データがブロック化回路3に供給
される。この実施例では、ブロック化回路3では、1フ
レームの有効領域が(4×4)画素、(8×8)画素等
の大きさのブロックに分割される。An embodiment of the present invention will be described below. FIG. 1 illustrates this embodiment, namely, the digital VT.
1 shows a schematic configuration of R signal processing. A video signal is supplied from an input terminal denoted by reference numeral 1 and the A / D converter 2 outputs a video signal.
The sample is digitized, for example, to 8 bits. The output data of the A / D converter 2 is supplied to the blocking circuit 3. In this embodiment, the blocking circuit 3 divides the effective area of one frame into blocks each having a size of (4 × 4) pixels, (8 × 8) pixels, or the like.
【0011】ブロック化回路3からのブロックの順序に
走査変換されたディジタルビデオ信号がシャフリング回
路4に供給される。シャフリング回路4では、例えばブ
ロックの単位で、シャフリングがなされる。シャフリン
グは、ブロックの空間的な位置をシャッフルするもので
ある。シャフリング回路4の出力がブロック符号化回路
5に供給される。ブロック符号化回路5は、ブロック毎
に画素データを再量子化することで圧縮する。シャフリ
ング回路4がブロック符号化回路5の後に設けられるこ
ともある。The digital video signal scan-converted in the order of blocks from the blocking circuit 3 is supplied to the shuffling circuit 4. In the shuffling circuit 4, shuffling is performed, for example, in units of blocks. Shuffling shuffles the spatial position of a block. The output of the shuffling circuit 4 is supplied to the block encoding circuit 5. The block encoding circuit 5 compresses the pixel data by requantizing the pixel data for each block. The shuffling circuit 4 may be provided after the block encoding circuit 5.
【0012】この一実施例では、ブロック符号化とし
て、ADRCを用いている。図2は、ブロック符号化回
路5としてのADRC符号化回路を示す。図2におい
て、21で示す入力端子にA/D変換器2からのディジ
タル画像信号が供給され、ブロック化回路3によりブロ
ック構造に変換される。ブロック化回路3に対して、最
大値検出回路22、最小値検出回路23および遅延回路
24が接続される。In this embodiment, ADRC is used as block coding. FIG. 2 shows an ADRC encoding circuit as the block encoding circuit 5. In FIG. 2, a digital image signal from the A / D converter 2 is supplied to an input terminal indicated by reference numeral 21, and is converted into a block structure by a blocking circuit 3. A maximum value detection circuit 22, a minimum value detection circuit 23, and a delay circuit 24 are connected to the blocking circuit 3.
【0013】最大値検出回路22がブロック毎に画素デ
ータの値の最大値MAXを検出し、最小値検出回路23
がブロック毎に最小値MINを検出する。減算回路25
において、(MAX−MIN)の演算がされ、ダイナミ
ックレンジDRが検出される。減算回路26において、
遅延回路24を介された画素データから最小値MINが
減算される。この最小値が除去された、すなわち、正規
化された画素データが量子化回路27に供給される。量
子化回路27では、最小値が除去された画素データがダ
イナミックレンジDRに適応して再量子化される。4ビ
ット固定長のADRCの場合では、ダイナミックレンジ
DRを1/16とすることによって、量子化ステップΔが得
られる。この量子化ステップΔで、最小値が除去された
ビデオデータが除算され、商を切り捨てにより整数化し
た値が量子化データDTとされる。ダイナミックレンジ
DR、最小値MINおよび量子化データDTがブロック
符号化回路5の出力データである。A maximum value detection circuit 22 detects a maximum value MAX of pixel data values for each block, and a minimum value detection circuit 23
Detects the minimum value MIN for each block. Subtraction circuit 25
In the calculation of (MAX-MIN), the dynamic range DR is detected. In the subtraction circuit 26,
The minimum value MIN is subtracted from the pixel data passed through the delay circuit 24. The pixel data from which the minimum value has been removed, that is, normalized, is supplied to the quantization circuit 27. In the quantization circuit 27, the pixel data from which the minimum value has been removed is re-quantized according to the dynamic range DR. In the case of 4-bit fixed-length ADRC, the quantization step Δ can be obtained by setting the dynamic range DR to 1/16. In this quantization step Δ, the video data from which the minimum value has been removed is divided, and the value obtained by rounding down the quotient to an integer is used as the quantized data DT. The dynamic range DR, the minimum value MIN, and the quantized data DT are output data of the block encoding circuit 5.
【0014】ブロック符号化回路5の出力データがフレ
ーミング回路6に供給される。フレーミング回路6の出
力端子28に記録データが発生する。フレーミング回路
6は、エラー訂正符号のパリティを発生するとともに、
シンクブロックが連続する構造の記録データを発生す
る。エラー訂正符号としては、例えばデータのマトリク
ス状配列の水平方向および垂直方向のそれぞれに対して
エラー訂正符号化を行う積符号を採用することができ
る。符号化データおよびパリティに対して、シンクブロ
ック同期信号およびID信号が付加される。シンクブロ
ックが連続する記録データがチャンネル符号化回路7に
供給され、直流分を低減させるためのチャンネル符号化
の処理を受ける。The output data of the block encoding circuit 5 is supplied to a framing circuit 6. Recording data is generated at the output terminal 28 of the framing circuit 6. The framing circuit 6 generates the parity of the error correction code,
Recording data having a structure in which sync blocks are continuous is generated. As the error correction code, for example, a product code for performing error correction coding in each of a horizontal direction and a vertical direction of a matrix arrangement of data can be adopted. A sync block synchronization signal and an ID signal are added to the encoded data and parity. The recording data in which the sync blocks are continuous is supplied to the channel encoding circuit 7 and is subjected to a channel encoding process for reducing a DC component.
【0015】チャンネル符号化回路7の出力データがビ
ットストリームに変換され、さらに記録アンプ8を介し
て回転ヘッドHに供給され、記録データが磁気テープT
上に斜めのトラックとして記録される。通常、複数の回
転ヘッドが使用されるが、簡単のために、一つのヘッド
のみが図示されている。The output data of the channel encoding circuit 7 is converted into a bit stream, and is further supplied to the rotary head H via the recording amplifier 8 so that the recording data is transferred to the magnetic tape T.
Recorded as diagonal tracks on top. Usually, a plurality of rotating heads are used, but only one head is shown for simplicity.
【0016】磁気テープTから回転ヘッドHにより取り
出された再生データは、再生アンプ11を介してチャン
ネル復号回路12に供給され、チャンネル符号化の復号
がなされる。チャンネル復号回路12の出力データがフ
レーム分解回路13に供給され、記録データからの各種
のデータの分離とエラー訂正がなされる。フレーム分解
回路13から発生する出力データには、再生データの他
にエラー訂正した後のエラーの有無を示すエラーフラグ
が含まれる。The reproduction data taken out of the magnetic tape T by the rotary head H is supplied to a channel decoding circuit 12 via a reproduction amplifier 11 and is subjected to channel coding decoding. The output data of the channel decoding circuit 12 is supplied to a frame decomposing circuit 13, where various kinds of data are separated from recording data and error correction is performed. The output data generated from the frame decomposition circuit 13 includes an error flag indicating the presence or absence of an error after error correction in addition to the reproduction data.
【0017】フレーム分解回路13の出力データが重要
語訂正回路14に供給される。重要語訂正回路14は、
エラーフラグによって、エラーであることが示される重
要語(すなわち、ブロック毎のダイナミックレンジDR
および最小値MIN)を訂正するものである。重要語訂
正回路14の出力データがブロック復号回路15に供給
される。この復号回路15は、エラーでない重要語を使
用してADRC復号を行い、また、重要語がエラーのブ
ロックに関しては、重要語訂正回路14において、訂正
された重要語を使用してADRCの復号を行う。重要語
訂正回路14は、エラーを訂正できない場合に、重要語
を推定する機能を有しているのが好ましい。ブロック復
号回路15は、後述のように、補正用のマッピングテー
ブルを参照して復号値を発生する。The output data of the frame decomposition circuit 13 is supplied to an important word correction circuit 14. The important word correction circuit 14
An important word indicating an error by the error flag (that is, the dynamic range DR for each block)
And the minimum value MIN). Output data of the important word correction circuit 14 is supplied to a block decoding circuit 15. The decoding circuit 15 performs ADRC decoding using an important word that is not erroneous, and decodes the ADRC using the corrected important word in the important word correcting circuit 14 for a block in which the important word is erroneous. Do. It is preferable that the important word correction circuit 14 has a function of estimating an important word when an error cannot be corrected. The block decoding circuit 15 generates a decoded value with reference to a mapping table for correction, as described later.
【0018】ブロック復号回路15の復号データ、すな
わち、各画素と対応する復元データがディシャフリング
回路16に供給される。この回路16は、記録側のシャ
フリング回路4と相補的なもので、ブロックの空間的な
位置を元の位置に戻す処理を行う。ディシャフリング回
路16の出力データがブロック分解回路17に供給され
る。ブロック分解回路17によって、データの順序がブ
ロックの順序からラスター走査の順序へ戻される。ブロ
ック分解回路17の出力データがエラー補間回路18に
供給される。エラー補間回路18は、画素単位でエラー
であるデータを周辺の画素データで補間する。The decoded data of the block decoding circuit 15, that is, restored data corresponding to each pixel is supplied to a deshuffling circuit 16. This circuit 16 is complementary to the shuffling circuit 4 on the recording side, and performs processing for returning the spatial position of the block to the original position. Output data of the deshuffling circuit 16 is supplied to the block decomposition circuit 17. The order of the data is returned from the order of the blocks to the order of the raster scanning by the block decomposition circuit 17. Output data of the block decomposition circuit 17 is supplied to an error interpolation circuit 18. The error interpolation circuit 18 interpolates data having an error in pixel units with peripheral pixel data.
【0019】補間処理としては、例えば、空間的な補間
回路と時間方向の補間回路とが順次接続されたものを使
用できる。空間的補間回路は、エラーフラグを参照し、
補間しようとする注目画素がエラーのときに、周辺画素
でこのエラー画素を補間する。具体的には、周囲8点
(上下、左右の4点と斜めの4点)の画素のエラーフラ
グを見て、最初に水平方向の補間、次に垂直方向の補
間、さらに次に斜め方向の補間、最後に隣の画素で単に
置き換える補間の優先順序で補間を行なう。補間がなさ
れると、エラーフラグがリセットされる。この空間的補
間回路で補間できなかった画素データがこの時間方向補
間回路で補間される。時間方向補間回路は、エラーの画
素と空間的に同一位置の以前のフレームの画素データに
よって、このエラーの画素を置き換えるものである。エ
ラー補間回路18の出力データがD/A変換器19に供
給され、出力端子20には、各画素と対応し、ラスター
走査の順序の復元データが得られる。As the interpolation processing, for example, one in which a spatial interpolation circuit and a time-direction interpolation circuit are sequentially connected can be used. The spatial interpolation circuit refers to the error flag,
When the target pixel to be interpolated has an error, the peripheral pixel interpolates the error pixel. Specifically, looking at the error flags of the eight surrounding pixels (upper, lower, left and right, and four oblique), first, the horizontal interpolation, then the vertical interpolation, and then the diagonal interpolation Interpolation is performed in the priority order of the interpolation, and finally the replacement is performed simply by the adjacent pixels. When interpolation is performed, the error flag is reset. Pixel data that could not be interpolated by the spatial interpolation circuit is interpolated by the time direction interpolation circuit. The time direction interpolation circuit replaces the erroneous pixel with the pixel data of the previous frame at the same spatial position as the erroneous pixel. Output data of the error interpolation circuit 18 is supplied to a D / A converter 19, and restored data of the order of raster scanning corresponding to each pixel is obtained at an output terminal 20.
【0020】ブロック復号回路15に対してこの発明が
適用される。図3は、この発明によるブロック復号回路
15の一例である。41で示す入力端子から再生データ
が供給され、これがフレーム分解回路13に供給され、
ダイナミックレンジDR、最小値MIN、量子化データ
DTがその出力に分離して取り出される。量子化データ
DTがメモリ43に供給される。メモリ43の出力が補
正データテーブル44に送られる。The present invention is applied to the block decoding circuit 15. FIG. 3 shows an example of the block decoding circuit 15 according to the present invention. Reproduction data is supplied from an input terminal indicated by reference numeral 41, and is supplied to the frame decomposition circuit 13,
The dynamic range DR, the minimum value MIN, and the quantized data DT are separated and taken out from the output. The quantized data DT is supplied to the memory 43. The output of the memory 43 is sent to the correction data table 44.
【0021】メモリ43は、復号対象である注目画素を
中心とする例えば(3×3)画素の符号化データを同時
に出力する。この符号化データのパターンが入力される
と、補正データテーブル44は、注目画素の最適な補正
値を出力する。補正データテーブル44は、メモリによ
り構成され、後述のように予めトレーニングにより形成
された補正値が格納されている。このテーブル44の読
出し出力が復号回路45に供給される。復号回路45に
対しては、ダイナミックレンジDRおよび最小値MIN
がフレーム分解回路13から供給される。復号回路45
は、乗算回路および加算回路で構成され、テーブル44
からの補正値をFとすると、F×Δ+MIN=L(ここ
で、Δ:量子化ステップ)の演算によって、復号値Lを
出力端子46に発生する。復号値Lは、乗算出力の例え
ば小数点以下第1位までの値である。The memory 43 simultaneously outputs coded data of, for example, (3 × 3) pixels centering on a target pixel to be decoded. When the pattern of the encoded data is input, the correction data table 44 outputs an optimum correction value of the target pixel. The correction data table 44 is configured by a memory, and stores correction values formed in advance by training as described later. The read output of the table 44 is supplied to the decoding circuit 45. For the decoding circuit 45, the dynamic range DR and the minimum value MIN
Is supplied from the frame disassembly circuit 13. Decoding circuit 45
Is composed of a multiplication circuit and an addition circuit.
Assuming that the correction value from F is F, a decoded value L is generated at the output terminal 46 by the calculation of F × Δ + MIN = L (where Δ: quantization step). The decoded value L is a value of the multiplication output, for example, to the first decimal place.
【0022】図4は、補正データテーブル44を形成す
るためのトレーニング時の構成を示す。図5において、
51には、ディジタルビデオ信号が供給され、これがA
DRC符号化回路52に供給される。入力データは、ト
レーニングのための標準的なビデオデータであるのが好
ましく、例えば種々の絵柄の静止画像からなる信号を採
用できる。ADRC符号化回路52の出力が同時化回路
53および加算回路54に供給される。FIG. 4 shows a configuration at the time of training for forming the correction data table 44. In FIG.
51 is supplied with a digital video signal,
It is supplied to the DRC encoding circuit 52. The input data is preferably standard video data for training. For example, signals composed of still images of various pictures can be adopted. The output of the ADRC encoding circuit 52 is supplied to the synchronization circuit 53 and the addition circuit 54.
【0023】ADRC符号化回路52の出力のうちで、
図6に示すように、(3×3)の領域の符号化データC
1〜C9が補正データテーブルの作成に使用される。中
心のC5が注目画素である。加算回路53には、注目画
素の符号化データC5が供給され、同時化回路52に
は、9個の符号化データC1〜C9が供給される。同時
化回路52からメモリ55および56に対するアドレス
が発生する。同時化回路52に対して供給される符号化
データは、整数化された値であり、加算回路53に供給
される符号化データC5は、小数点第4位までの値であ
る。Of the outputs of the ADRC encoding circuit 52,
As shown in FIG. 6, the encoded data C in the (3 × 3) area
1 to C9 are used for creating a correction data table. C5 at the center is the target pixel. The coded data C5 of the pixel of interest is supplied to the addition circuit 53, and the coded data C1 to C9 are supplied to the synchronization circuit 52. Addresses for the memories 55 and 56 are generated from the synchronization circuit 52. The encoded data supplied to the synchronization circuit 52 is a value converted into an integer, and the encoded data C5 supplied to the addition circuit 53 is a value up to the fourth decimal place.
【0024】メモリ55は、同時化回路53からの周辺
画素の符号化データC1〜C9のパターンの出現回数、
すなわち、度数分布表を形成するためのものである。メ
モリ55および56は、1サイクル期間で、読出しと書
込みとを行うものである。メモリ55の読出し出力が加
算回路57に供給され、加算回路57で+1され、加算
回路57の出力が同一のアドレスに書込まれる。従っ
て、メモリ55の各アドレスには、そのアドレスの度数
データが蓄えられる。The memory 55 stores the number of appearances of the pattern of the coded data C1 to C9 of the peripheral pixels from the synchronization circuit 53,
That is, it is for forming a frequency distribution table. The memories 55 and 56 perform reading and writing in one cycle period. The read output of the memory 55 is supplied to the adder circuit 57, and is incremented by 1 in the adder circuit 57, and the output of the adder circuit 57 is written to the same address. Therefore, each address of the memory 55 stores the frequency data of that address.
【0025】メモリ56は、各パターンに関して注目画
素の符号化データの積算値を形成するためのものであ
る。メモリ56の読出し出力が加算回路54に供給され
る。加算回路54で読出し出力と注目画素の符号化デー
タC5とが加算される。この加算出力がメモリ56の同
一のアドレスに書込まれる。従って、メモリ56の各ア
ドレスには、そのアドレスの注目画素の符号化データの
積算値が格納される。The memory 56 is for forming an integrated value of the coded data of the target pixel for each pattern. The read output of the memory 56 is supplied to the adding circuit 54. An addition circuit 54 adds the read output and the encoded data C5 of the pixel of interest. This addition output is written to the same address of the memory 56. Therefore, at each address of the memory 56, the integrated value of the encoded data of the pixel of interest at that address is stored.
【0026】種々の絵柄の静止画像信号の供給が終了す
ると、すなわち、トレーニングが終了すると、メモリ5
5には、度数分布表が蓄えられ、メモリ56には、符号
化データの積算値が蓄えられる。そして、アドレスカウ
ンタ58からのインクリメントするアドレスがメモリ5
5および56に対して与えられる。この読出しアドレス
によって、メモリ55および56の各アドレスのデータ
が読出される。メモリ55および56からそれぞれ読出
されたデータが割り算回路59に供給される。割り算回
路59は、積算されたデータを度数で割り算し、平均値
(例えば小数点以下第4位までの値)を発生する。この
平均値がメモリ60に供給され、アドレスカウンタ58
からのアドレスに従って、メモリ60に書込まれる。When the supply of the still image signals of various patterns ends, that is, when the training ends, the memory 5
5 stores a frequency distribution table, and the memory 56 stores an integrated value of encoded data. Then, the address to be incremented from the address counter 58 is stored in the memory 5.
5 and 56. With this read address, data at each address of memories 55 and 56 is read. Data read from memories 55 and 56 are supplied to division circuit 59, respectively. The dividing circuit 59 divides the integrated data by the frequency to generate an average value (for example, a value up to four decimal places). This average value is supplied to the memory 60 and the address counter 58
Is written to the memory 60 in accordance with the address from.
【0027】このようにして、トレーニングを行った結
果、メモリ60には、符号化データC1〜C9で規定さ
れるパターン毎に注目画素の符号化データC5の統計的
に真値に最も近い値が格納される。このメモリ60に格
納されたテーブルが上述のように、復号回路15におい
て使用される補正データテーブル44である。As a result of the training as described above, the value statistically closest to the true value of the coded data C5 of the target pixel is stored in the memory 60 for each pattern defined by the coded data C1 to C9. Is stored. The table stored in the memory 60 is the correction data table 44 used in the decoding circuit 15 as described above.
【0028】図5は、上述の補正データテーブルの作成
を示すものである。図5中の符号化コードのパターンが
同時化回路53から出力されるものである。これは、A
DRC符号化回路52が2ビットADRCの例である。
メモリ56には、図5の加算値がターン毎に蓄えられ
る。出現回数は、メモリ55に蓄えられる。割り算回路
59により平均値、すなわち、補正データが形成され
る。実際の画像を用いてトレーニングを行うことで、補
正データの値を自動的に実際の画像に適したものとする
ことができる。FIG. 5 shows the creation of the above-mentioned correction data table. The pattern of the encoded code in FIG. 5 is output from the synchronization circuit 53. This is A
The DRC encoding circuit 52 is an example of 2-bit ADRC.
5 is stored in the memory 56 every turn. The number of appearances is stored in the memory 55. The division circuit 59 forms an average value, that is, correction data. By performing training using an actual image, the value of the correction data can be automatically made suitable for the actual image.
【0029】なお、上述の実施例では、補正データテー
ブルは、予め作成したテーブルを用いるようにしている
が、実際に受信/再生され、エラーでないデータによっ
て、補正テーブルを作成および更新するような可変テー
ブルを使用しても良い。In the above-described embodiment, the correction data table uses a table created in advance. However, a variable data table that is actually received / reproduced and that creates and updates the correction table with data that is not error-free is used. A table may be used.
【0030】上述の記述では簡単のために、注目画素、
周辺画素とも、同一のADRCブロック内にあるときを
想定して説明を行ったが、周辺画素が他のブロックに含
まれるときはその画素を一度局所的に復号して、さらに
周辺画素のダイナミックレンジDRおよび最小値MIN
を用いて局所的に符号化してからデータを補正データテ
ーブル44に送る必要がある。In the above description, the pixel of interest,
The description has been made assuming that the peripheral pixels are in the same ADRC block. However, when the peripheral pixels are included in another block, the pixels are locally decoded once, and the dynamic range of the peripheral pixels is further increased. DR and minimum MIN
, It is necessary to send the data to the correction data table 44 after local encoding.
【0031】さらに、この発明は、3次元ブロックのA
DRCに対しても適用できる。また、固定長ADRCに
限らず、DPCM、適応型DPCM、ブロック毎の平均
値とこの平均値に対する各画素の差分をベクトル量子化
する符号化等に対しても、この発明は適用して同様の効
果が得られる。Further, the present invention provides a three-dimensional block A
It can also be applied to DRC. The present invention is not limited to the fixed-length ADRC, but may be applied to the DPCM, the adaptive DPCM, the encoding for vector-quantizing the average value of each block and the difference of each pixel with respect to the average value, and the like. The effect is obtained.
【0032】[0032]
【発明の効果】この発明では、伝送されるビット数が少
なくても、復号レベルが細かいステップを持つことがで
きるので、量子化誤差、ブロック歪みを減少でき、復元
画像を良好とできる。また、この発明は、画像の局所的
相関に基づく適応復号を行うので、空間の解像度を保持
しながら、S/Nを改善できる。さらに、この発明は、
特別なコードを伝送する必要がなく、効率が良い利点を
有する。According to the present invention, even if the number of transmitted bits is small, the decoding level can have fine steps, so that the quantization error and the block distortion can be reduced, and the restored image can be improved. Further, since the present invention performs adaptive decoding based on local correlation of images, it is possible to improve S / N while maintaining spatial resolution. In addition, the present invention
There is no need to transmit a special code, which has the advantage of being efficient.
【図1】この発明を適用することができるディジタルV
TRの記録/再生回路のブロック図である。FIG. 1 shows a digital V to which the present invention can be applied.
It is a block diagram of a recording / reproducing circuit of TR.
【図2】この発明を適用することができるADRC符号
化回路の一例の構成を示すブロック図である。FIG. 2 is a block diagram illustrating a configuration of an example of an ADRC encoding circuit to which the present invention can be applied;
【図3】この発明が適用されたブロック復号回路の構成
の一例を示すブロック図である。FIG. 3 is a block diagram illustrating an example of a configuration of a block decoding circuit to which the present invention has been applied.
【図4】この発明の一実施例における補正データテーブ
ルを作成するためのトレーニング時の構成を示すブロッ
ク図である。FIG. 4 is a block diagram showing a configuration at the time of training for creating a correction data table in one embodiment of the present invention.
【図5】補正データテーブルを作成する時の説明のため
の略線図である。FIG. 5 is a schematic diagram for explaining a case where a correction data table is created.
【図6】補正データテーブルを作成する時の説明のため
の略線図である。FIG. 6 is a schematic diagram for explaining a case where a correction data table is created.
【図7】ADRCの説明に用いる略線図である。FIG. 7 is a schematic diagram used for explaining ADRC.
【図8】注目画素の値と周辺画素の値との一例および他
の例を示す略線図である。FIG. 8 is a schematic diagram illustrating an example of a value of a target pixel and values of peripheral pixels and another example.
15 ブロック復号回路 44 補正データテーブル 15 Block decoding circuit 44 Correction data table
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中屋 秀雄 東京都品川区北品川6丁目7番35号 ソ ニー株式会社内 (56)参考文献 特開 平4−139959(JP,A) 特開 平1−200883(JP,A) 特開 平2−214388(JP,A) 特開 平2−217086(JP,A) (58)調査した分野(Int.Cl.7,DB名) H04N 7/24 - 7/68 ────────────────────────────────────────────────── ─── Continuation of the front page (72) Hideo Nakaya, Inventor, Sony Corporation, 6-7-35 Kita-Shinagawa, Shinagawa-ku, Tokyo (56) References JP-A-4-139959 (JP, A) JP-A-1-200883 (JP, A) JP-A-2-214388 (JP, A) JP-A-2-217086 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H04N 7 / 24-7/68
Claims (1)
画素の伝送データを復号化するようにしたディジタル画
像信号の受信/再生装置において、上記復号化すべき注目画素の符号化データとN個の周辺
画素の符号化データとを定められた順序に配列した符号
化コードパターンを定め、復号化すべき注目画素の復号
化データの発生に必要な補正データが上記符号化コード
パターン毎に予め格納されているメモリと、 上記符号化コード パターンに対応した上記補正データを
出力する補正データ出力手段と、上記補正データおよび上記量子化ステップを用いた所定
の演算により上記注目画素の復号化データを発生する復
号化データ発生手段とを有し、 上記補正データは、種々の標準的な画像信号のそれぞれ
の注目画素の符号化データの積算値と、当該注目画素の
符号化データとN個の周辺画素の符号化データとを上記
定められた順序で配列した符号化コードパターンの出現
回数とから、その値が演算され、上記メモリに上記符号
化コードパターンと対応させて格納されるものであるこ
とを特徴とする、 ディジタル画像信号の受信/再生装置。In the receiving / reproducing apparatus according to claim 1 digital image signal so as to decode the transmission data of each pixel encoded in a predetermined quantization step, encoded data and N pieces of the pixel of interest to be the decoding Around
Code that arranges pixel encoded data in a prescribed order
Determining the coded code pattern and decoding the pixel of interest to be decoded
The correction data required to generate the encoded data
A memory that is stored in advance for each pattern, a correction data output unit that outputs the correction data corresponding to the encoded code pattern, and a predetermined data using the correction data and the quantization step.
To generate the decoded data of the target pixel
Encoding data generating means, wherein the correction data is each of various standard image signals.
And the integrated value of the encoded data of the pixel of interest
The encoded data and the encoded data of the N peripheral pixels are
Appearance of encoded code patterns arranged in a prescribed order
The value is calculated from the number of times, and the code is stored in the memory.
Must be stored in association with the
And a digital image signal receiving / reproducing apparatus.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28237692A JP3326828B2 (en) | 1992-09-28 | 1992-09-28 | Digital image signal receiving / reproducing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28237692A JP3326828B2 (en) | 1992-09-28 | 1992-09-28 | Digital image signal receiving / reproducing device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06113276A JPH06113276A (en) | 1994-04-22 |
JP3326828B2 true JP3326828B2 (en) | 2002-09-24 |
Family
ID=17651599
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28237692A Expired - Lifetime JP3326828B2 (en) | 1992-09-28 | 1992-09-28 | Digital image signal receiving / reproducing device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3326828B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1689189A3 (en) * | 1996-11-07 | 2008-12-10 | Panasonic Corporation | Image encoder and image decoder |
US7324598B2 (en) * | 2002-07-15 | 2008-01-29 | Intel Corporation | Apparatus and method to reduce quantization error |
CN102066719B (en) | 2009-07-15 | 2014-05-21 | 戈梅克赛斯股份有限公司 | A reciprocating piston mechanism |
-
1992
- 1992-09-28 JP JP28237692A patent/JP3326828B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH06113276A (en) | 1994-04-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0617558B1 (en) | Apparatus for concealing errors in data | |
US5481554A (en) | Data transmission apparatus for transmitting code data | |
JP3242906B2 (en) | Digital video recording device, digital video playback device, digital video device, digital playback device, device for converting and receiving digital video signals | |
JPH05234260A (en) | Digital vtr | |
JPH07298194A (en) | Image conding and recording device and recording and reproducing device | |
US5532837A (en) | Digital video signal processing apparatus | |
US5815636A (en) | Image reproducing apparatus | |
JP3326828B2 (en) | Digital image signal receiving / reproducing device | |
JP2522261B2 (en) | Encoding apparatus and encoding method for digital image signal | |
JP3271098B2 (en) | Digital image signal decoding apparatus and method | |
JP2643636B2 (en) | Signal processing method | |
JP3271102B2 (en) | Digital image signal decoding device | |
JP3291785B2 (en) | Transmission device for block transform coded data | |
JP3627256B2 (en) | Apparatus and method for receiving / reproducing digital image signal | |
JP3207739B2 (en) | Image playback device | |
JP3170929B2 (en) | Digital signal quantizer | |
JP3271097B2 (en) | Digital image signal decoding device | |
US6208803B1 (en) | Recording and/or reproducing apparatus which produces main information and historical information with respect to signal processing performed on the main information | |
JP3282245B2 (en) | Error correction device in block coding. | |
JP2900815B2 (en) | Method and device for adaptive coring | |
JP3291786B2 (en) | Transmission device for block transform coded data | |
JP3902032B2 (en) | Block transform encoded data transmission apparatus | |
JP2966412B2 (en) | Image signal blocking circuit | |
JP3343132B2 (en) | Digital video signal encoding device and decoding device | |
JP3306928B2 (en) | Digital image signal receiving / reproducing device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080712 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090712 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100712 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100712 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110712 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120712 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130712 Year of fee payment: 11 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130712 Year of fee payment: 11 |