JPH02185799A - データ蓄積ラツチ順次論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、イネーブル信号が、入力端子におけるスイッ
チング状態を出力端子に出現させることを許した後での
み、入力端子におけるスイッチング状態を出力端子に出
現させることを許す種類のスイッチング状態保持回路に
関するものであシ、更に詳しくいえば、帰還ループ路構
成を使用することによシ形成されたそのようなスイッチ
ング状態保持回路に関するものである。

〔従来の技術および解決すべき課題〕

デジタル装置においてはＤ形フリップフロップすなわち
データラッチが多数用いられている。そのようなラッチ
は、データ入力端子に受けたデータを表す信号値を、特
定の論理値を有するイネーブル信号もイネーブル入力端
子に受けた後で、ある時間だけ格納するためにしばしば
用いられる。

たとえば、ラッチデータ入力端子において別の変化が起
きたとしても、デジタル装置の以後の部分がラッチの出
力端子における固定値信号で動作することを許すのにこ
の装置は有用である。

そのようなり形フリップフロップすなわちデータラッチ
は、性能の向上、寸法の縮少および価格の低減のために
、他の多くの回路とともにモノリシック集積回路で構成
されるのが普通である。それらの回路の実現において生
ずるモノリシック集積回路の構造上の諸特徴が、近年、
寸法を急速に縮少してきた。この寸法縮少とともに、そ
れらの特徴を基にして集積回路において取扱われる電流
および形成された電荷の値も減少した。その結果、ある
電荷発生擾乱により発生される電荷（それは大きな特徴
集積回路では問題でない）は、小さい特徴集積回路に困
難をひき起すのに十分な大きさに表る。

論理回路またはそのようなデータラッチを含むメモリ回
路のような電圧レベル状態スイッチング回路はそのよう
な小さい集積回路構造を用いて構成されるが、そのよう
なスイッチング回路においては、擾乱電荷が発生される
回路点において、既存の論理状態から別の論理状態へス
イッチングさせるほど、その擾乱電荷が十分に大きいこ
とがある。したがって、その回路の適正な動作が乱され
て、誤った論理信号が発生されることがある。典型的に
は、それらの擾乱は擾乱場所に近い領域に限られ、かつ
−時的なものであるから、そのような擾乱は「単一事象
擾乱」としばしば呼ばれる。

また、擾乱の原因は一時的なものであることがあるが、
擾乱の結果は蓄積されて、装置内を更に伝えられ、その
ためによシ長い間にわたって、より大きい欠陥を生じさ
せることがある。

帰還路構成を用いるＤ形フリップフロップまたはデータ
ラッチにおいては、電荷擾乱遷移事象が帰還路構成を通
って擾乱場所へ伝わることがある。

その結果、帰還路構成がその擾乱を強め、その結果とし
て帰還ループ内の論理状態を変化させることがある。

そのような電荷発生擾乱の共通の原因は粒子放射である
。モノリシック集積回路チップに入射したそれらの粒子
は、集積回路半導体物質中を通る粒子の経路に沿って、
半導体物質の格子構造および電子と「相互作用」する。

その結果として、その相互作用が行われている短い時間
の間に、伝導体に含まれている電子のエネルギーが高く
なシ、空乏帯に対応する正孔を残す。半導外ｐｎ接合に
十分に近い所にそのような電子−正孔対が発生されたと
すると、それらの電子と正孔は、その接合に加えられた
電圧から生じたその領域内の電界の作用により集められ
、拡散によシその接合へ向かう。モノリシック集積回路
におけるトランジスタ装置の構造と、それらのトランジ
スタ装置とそれらのトランジスタ装置を用いる回路とを
動作させる方法とは、入射する放射粒子の効果を理解す
るためには逆バイアスされたｐｎ接合のみを考える必要
がある、というようなものである。

電子および対応する正孔は逆バイアスされた接合の近く
の電界により分離され、電子は接合の正電圧側へ引かれ
、正孔は接合の他の側の半導体物質中に引かれる。電子
と正孔のこの分離によシ実際に半導体ｐｎ接合の正電圧
側からその接合の他の側へ一時的に電流が流れる、すな
わち、実際には放射によりひき起される洩れ電流が流れ
る。

この電流はその電界に直ちにさらされる電子と正孔に対
する直接のドリフト電流成分で構成される。この電流の
別の成分は、次に拡散によりその電界の作用範朋内へ動
く電子と正孔によ多構成される。その電流線、介在する
接合が逆バイアスされるようにその接合の反対の側のｐ
影領域に対して正の電圧で置かれるｎ影領域を放電させ
る効果を有する。その放電電流はこの正電圧を低くする
。

それとは逆に、その電流は、介在するｐｎ接合の他の側
のｎ影領域に関して負電圧に置かれているｐ影領域を充
電してその接合を逆バイアスする。

その充電は負電圧を低下するように作用して、前記接合
の逆バイアスを減少させる。したがって、いずれの領域
においても、入射する放射粒子により発生された電荷が
、その入射を受けるｐ影領域とｎ影領域を分離する逆バ
イアスされたｐｎ接合に加えられた逆バイアス電圧を減
少させるように作用する。

逆バイアスされたｐｎ接合の近くの半導体物質上の＠埴
に入射する放射粒子の作用は、相補的な金属−酸化物一
半導体（ＣＭＯ８）技術に対しては少し厳しくない。そ
の理由は、各対におけるｎチャネル金属−酸化物−半導
体電界効果トランジスタ（ＭＯＳＦＥＴ）ｔたはｐチャ
ネルＭＯ８ＦＥＴが半導体基板内の「井戸」すなわち「
桶」の中に形成され、対の残シが基板内に直接形成され
るからである。基板内に直接形成された装置は、上記の
放射粒子入射による逆バイアス半導体接合に対する危険
の全てを有する。しかし、半導体基板内の「井戸」中に
形成された他の装置にはいくらかの電荷が誘起され、井
戸を基板から分離するｐｎ接合における電界によりそれ
らの電荷は引きつけられるから、その電界は、装置のド
レイン領域を井戸から分離するｐｎ接合の近くの電界に
よる作用を全て受けない。

そうであっても、ｎチャネルＭＯ８ＦＥＴ　ｔたはｐチ
ャネルＭＯ８ＦＥＴの逆バイアスドレイン領域に放射粒
子が入射して関連する逆バイアス電圧が低下すると、そ
れが接続されている回路点における論理状態が変化する
危険が生ずる。含まれている回路が帰還ループを有する
Ｄ形フリップフロップであれば、その電圧低下は、作用
を受ける含まれているドレイン−基板接合の逆バイアス
電圧が以前の電圧値を十分回復する前に、帰還ループを
伝わることができる。その結果、帰還ループ内に新しい
論理状態を設定でき、か′）ｍ持できる。

本願出願人へ譲渡された「チャージΦデイスターバンス
・レジスタンド・ロジック・サーキッッ・ニーティライ
ジング・トルー・アンド・コンク。

ルメント・インピット・コントロール・サーキッツ（Ｃ
ｈａｒｇｅ　Ｄｉｓｔｕｒｂａｎｃｅ　Ｒｅａｉａｔａ
ｎｔＬｏｇｉｃ　Ｃ１ｒｃｕｉｔｓ　Ｕｔｉｌｉｚｉｎ
ｇ　Ｔｒｕｅ　ａｎｄＣｏｍｐｌｅｍｅｎｔ　Ｉｎｐｕ
ｔ　Ｃｏｎｔｒｏｌ　Ｃ１ｒｃｕｉｔｓ）Ｊという名称
の未決の米国特許出願Ａ　０７／　１４４，６６４に開
示されている帰還論理ゲート回路装置を用いることによ
り、その結果をほぼ阻止できる。その未決の米国特許出
願において述べられているように、ある条件にさらされ
ている交差結合されているトランジスタ負荷論理ゲート
回路が、データラッチとして作用するそのような帰還論
理ゲート装置の帰還路に沿う放射粒子入射のために、そ
のような論理的変化の発生を阻止できる。しかし、その
帰還論理ゲート装置の外部の回路に対する放射粒子入射
の作用は、その外部回路が交差結合されているトランジ
スタ負荷論理ゲート回路だけを用いて十分に実現される
のでなければ、保護されない。したがって、ラッチに対
するクロック信号入力回路を有し、放射粒子が入射する
データ入力信号回路Ｌ１不正確な論理状態を帰還ループ
に導入する結果をもたらすことになる。

したがって、供給されたデータ信号またはクロック信号
中の誤りのために誤った論理状態が設定されることに抵
抗するデータラッチが望ましい。

というのは、これは、交差結合されたトランジスタ負荷
論理ゲート回路以外の論理ゲートを用いて実現される回
路からそれらの信号を供給することを許すからである。

更に、そのデータラッチ内の誤つｆｃ論理状態として設
定される内部で起る過渡論理状態変化に対してそのデー
タラッチは保護すべきである。

〔課題を解決する手段〕

本発明は、別のラッチ部品で痛還ループを形成すること
を許し、かつ開ループ構成でデータ信号を受けることを
許す、ループ結合およびアクセス論理装置を有するデー
タ蓄積ラッチを提供するものである。この手段はそれの
出力装置がインバータ手段と論理ゲートの入力装置へ電
気的に接続される。インバータ手段の出力装置も論理ゲ
ート入力装置へ接続される。論理ゲートの出力装置は、
ループ結合およびアクセス装置内の帰還入力装置へ接続
されて、そのループ結合およびアクセス装置が帰還ルー
プを閉じることを許す。論理結合およびアクセス装置と
インバータとの出力装置に適切な信号が存在するものと
すると、論理ゲートは論理状態を変化することを許され
る。

ループ結合およびアクセス装置と、インバータ手段と、
論理ゲートとは交差結合されたトランジスタで負荷とし
て形成される。それらのための−対の出力を供給するた
めに各上記手段から出力が得られる。ループ結合および
アクセス装置と論理ゲートのための多数の入力対を含め
て、各上記手段のための対応する入力手段が存在する。

各交差結合されたトランジスタに対してはｐチャネルＭ
Ｏ８ＦＥＴを用いて、および残υの各トランジスタに対
してはｎチャネルＭＯ８ＦＥＴを用いてデータラッチを
構成できるが、他の種類のトランジスタも使用できる。

以下に説明する論理ゲート回路装置は、前記未決の米国
特許出願に記載されているように、各種の回路技術およ
び各種のモノリシック集積回路技術で実現できる。しか
し、以下における主な説明は、ｎ形基板中のれ形井戸構
造装置を用いてモノリシック集積回路中に形成されたＣ
ＭＯ８電界効果トランジスタ回路を基にして行う。各エ
ンノ１／ス形ｎチャネル絶縁ゲート電界効果トランジス
タ（ＩＧＦＦＪＴ）、たとえばシリコンゲートＭ０８Ｆ
ＥＴ。

がスイッチング装置として基板中に直接形成される。ｎ
形基板中に先に形成されているｎ影領域、井戸すなわち
タブ、内に、各エンハンス形ｐチャネルＩＧＦＥＴ、た
とえばシリコングー）　ＭＯＳＦＥＴ。

がスイッチング装置として形成される。そのような装置
においては、各ｎチャネルＭＯ８ＦＩＴのための各基板
接続はｐ形基板に対して行われ、この基板は回路中の最
も負の電圧、通常はアース、へ典型的に接続される。各
ｐチャネルＭＯ８ＦＥＴ接続はその中にそれが形成され
ているｎ形井戸すなわちタブに対して行われる。それら
の各井戸は回路中の最も正の電圧へ接続される。図示を
複雑にしないためにそのような基板接続は図には示して
いない。

回路中のｎチャネルＭＯ８ＦＥＴが製作法の違いや、動
作温度の変化に対して互いに同様に動作するように、ｎ
チャネルＭＯ８ＦＥＴのチャネル長は典型的には共通で
あシ、またｐチャネルＭＯ８Ｆ’ＥＴもそうである。製
造後は、それらのｎチャネルＭＯ８ＦＥＴとｐチャネル
ＭＯ８ＦＥＴは、それらが最初は異なるチャネル長で設
計されたとしても、同じ実効チャネル長を有する。多少
の違いを補償する差のために２種類のトランジスタに対
する製造方法が用いられる結果となる。し九がって、チ
ャネルの長さと幅の比によシ決定される、それらのトラ
ンジスタに対する希望の「オ／」状態における違いが、
種々のトランジスタのために種々のチャネル幅を選択す
ることによシ供給される。あるいは、実際にチャネル長
をもつと長くするために同じ種類のトランジスタを直列
に組合わせることができる。

ｎチャネルＭＯ８ＦＥＴとｐチャネルＭＯ８Ｆ’ＦＪＴ
のためのしきい値電圧の値を設定するために製造法にお
いて用いられる工程により、大きさが＃１ぼ同じで、極
性が逆であるゼロ・ソース二基板電圧差しきい値電圧を
有する２種類のトランジスタが得られる結果となる。極
性が異なるのは、それら２種類のトランジスタの性質が
要求するからである。この説明におけるｎチャネルＭＯ
８ＦＥＴに対するゼロ・ソース二基板電圧差しきい値電
圧値は約０．８ボルトであり、ｐチャネルＭＯ８ＦＥＴ
の場合にはその電圧値は約−０６８ボルトである。製造
方法の違いによるしきい値電圧の変化のために、ｎチャ
ネルＭＯ８ＦＥＴとｐチャネルＭＯ８ＦＥＴに対して値
が共通の向きに同様に変化することになる。しかし、温
度によるしきい値電圧の変化が、各種類のトランジスタ
のしきい値電圧の大きさだけに影響を及ぼす。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。

添付図面は本発明のデータラッチ回路の回路図である。

この回路は、典型的には５．０ボルトの電源へ接続され
る第１０電圧端子１０と、アース基準端子１１との間に
接続される。図の左側に示されているこの回路の第１０
部分は多入力論理ゲート１２である。この論理ゲートは
入力論理信号に対する回路の蓄積能力に対してアクセス
できるようにするものであって、それへ供給されるタイ
ミング信号またはイネーブル信号の状態に応じて、別の
回路部分から帰還信号を受ける。外部回路からの入来デ
ータ信号が第１０データ入力端子１３へ加えられ、それ
らの信号の相補信号が別のデータ入力端子１４へ供給さ
れる。外部回路からのタイミング信号またはイネーブル
信号が別の入力端子１５へ加えられ、また、それらのタ
イミング信号またはイネーブル信号の相補信号が別の端
子１６へ供給される。論理ゲート１２は帰還信号を受け
るための別の入力端子対１７．１８も有する。最後に、
論理ゲート１２は一対の出力端子１９．２０を有する。

交差結合された一対のｐチャネルトランジスタ２１．２
２が論理ゲート１２のための負荷装置として設けられる
。トランジスタ２１．２２のソースが正電圧端子１０へ
電気的に接続される。トランジスタ２１のドレインとト
ランジスタ２２のゲートが出力端子１９へ接続される。

トランジスタ２２のドレインとトランジスタ２１のゲー
トが出力端子２０へ接続される。

データ信号入力端子１３がｎチャネルＭＯ８ＦＥＴ２３
のゲートへ接続される。このＭＯＳＦＥＴのドレインが
論理ゲート出力端子１９へ接続される。

相補データ信号入力端子１４が別のれチャネルＭＯ８Ｆ
ＥＴ２４のゲートへ接続される。このＭＯＳＦＥＴ　２
４　のドレインが論理ゲート出力端子２０へ接続される
。トランジスタ２３と２４のソースがｎチャネルＭＯ８
ＦＥＴ　２５のドレインへ一緒に電気的に接続される。

タイミング端子すなわちイネーブル端子１５がトランジ
スタ２５のゲートへ接続され、トランジスタ２５のソー
スがアース基準端子１１へ接続される。

帰還入力端子１１が別のｎチャネルＭＯ８ＦＥＴ２６の
ゲートへ接続、され、そのトランジスタのドレインが論
理ゲート１２の出力端子１９へ接続される。相補帰還入
力端子１ＢがｎチャネルＭＯ８ＦＥＴ　２７のゲートへ
接続され、このトランジスタのドレインが論理ゲート１
２の出力端子２０へ接続される。トランジスタ２Ｂと２
１のソースは論理ゲート１２の最後のｎチャネルＭＯＴ
ＦＥＴ２Ｂのドレインへ一緒に接続される。相補タイミ
ング入力端子すなわち相補イネーブル入力端子１６がト
ランジスタ２８のゲートへ接続され、トランジスタ２８
のソースがアース基準端子１１へ接続される。

論理ゲート１２の出力端子１９，２．０が別の２つの回
路部分へ接続される。第１０回路部分はインバータ２９
であって、一対の入力端子３０．３１を有する。インバ
ータ２９は一対の出力端子３２゜３３も有する。それら
の出力端子の一方へ、入力端子の１つにおける論理状態
の相補状態である出力論理状態を加えることに加えて、
インバータ２９は他方の出力端子へその入力端子に生ず
る論理状態と同じ論理状態を供給する。したがって、こ
の回路部分２９がインバータとして動作を続けるものと
しても、通常のインバータ論理ゲートよりもわずかに性
能を発揮できるものと見ることができる。

マタ、インバータ２９で用いられる負荷装置は交差結合
された一対のトランジスタである。それらのトランジス
タの一方はｐチャネルＭＯ８ＦＥＴ３４であゃ、他方は
ｐチャネルＭＯ８Ｆ’ｆＥＴ　３５である。トランジス
タ３４と３５のソースが正電圧端子１０へ一緒に接続さ
れる。トランジスタ３４のドレインとトランジスタ３５
のゲートが正電圧端子１０へ接続される。トランジスタ
３４のゲートとトランジスタ３５のドレインがインバー
タ出力端子３３へ接続される。

インバータ入力端子３０がｎチャネルトランジスタ３６
のゲートへ接続され、そのトランジスタのドレインがイ
ンバータ出力端子３２へ接続される。相補インバータ入
、刃端子３１がれチャネルトランジスタ３７のゲートへ
接続され、そのトランジスタのドレインがインバータ出
力端子３３へ接続される。トランジスタ３６と３１のソ
ースがアース基準端子１１へ接続される。論理ゲート１
２の出力端子１９がインバータ入力端子３０へ接続され
、論理ゲート１２の出力端子２０がインバータ入力端子
３１へ接続される。インバータ出力端子３２がデータラ
ッチの出力端子３Ｂへ接続され、インバータ出力端子３
３がデータラッチの相補出力端子３９へ接続される。

論理ゲート１２の出力端子が別の論理ゲート４０の入力
端子へ接続され、その論理グー）４０は帰還信号を論理
ゲート１２へ供給する。論理ゲート１２の出力端子１９
は論理ゲート４０の入力端子４１へ接続され、論理ゲー
ト１２の出力端子２０は論理ゲート４０の相補入力端子
４２へ接続される。

インバータ２９の出力端子は論理ゲート４０の入力端子
へも接続される。インバータ出力端子３２は論理グー８
刃端子Å力端子４３へ接続される。

インバータ出力端子３３は論理ゲート４Ｇの別の入力端
子４４へ接続される。論理グー）４０は一対の出力端子
４５．４８も有し、出力端子４５は論理ゲート１２の帰
還入力端子１７へ接続され、出力端子４６は論理ゲート
１２の帰還入力端子１８へ接続される。

論理ゲート４０は交差結合された一対のトランジスタも
負荷として有する。ｐチャネルＭＯ８ＦＥＴ４７のソー
スがｐチャネルＭＯ８ＰＩ、ｒ　４　Ｂのソースへ接続
され、各ソースは正電圧端子１ｏへ接続される。トラン
ジスタ４Ｔのドレインとトランジスタ４８のゲートが論
理ゲート４Ｇの出力端子４６へ接続される。トランジス
タ４８のドレイントトランジスタ４Ｔのゲートが論理ゲ
ート４ｏの出力端子４５へ接続される。

入力端子４３がｎｆヤネルＭＯ８ＦＥＴ　４９　、５０
の各ゲートへ接続され、各トランジスタのドレインが論
理ゲート４０の出力端子４６へ接続される。

入力端子４２がトランジスタ４９のソースへ接続される
。トランジスタ５０．５７のソースがアース基準端子１
１へ接続される。

入力端子４４がｎチャネルＭＯ８ＦＥＴ　５２　、５３
のゲートへ接続され、各トランジスタのゲートが論理ゲ
ート４０の出力端子４５へ接続される。−論理ゲート４
０の入力端子４１が論理ゲート４０の最後のｎチャネル
ＭＯ８ＦＥＴ　５４へ接続される。

トランジスタ５４のドレインはトランジスタ５２のソー
スへ接続される。各トランジスタ５３．５４のソースが
アース基準端子１１へ再び接続される。

動作時には、端子１５におけるイネーブル信号が高い電
圧レベル論理状ＩＫあり、かつ、そのイネーブル信号と
相補関係にある信号、すなわち、低電圧レベル論理状態
を同時に有する信号が端子１６へ加えられるものとする
と、入力情報を表す論理状態を格納のためにラッチに入
力できる。高い電圧レベル論理状態は、端子１０に現わ
れる電圧の１０分の１または２０分の１ボルト以内の電
圧値を有し、低い電圧レベル論理状態は端子１１に現わ
れる電圧にほぼ等しい電圧値を有する。正論理の場合に
は、高い電圧レベル論理状態は値「１」を有するプール
定数を表し、低い電圧レベル論理状態は値「０」を有す
るプール定数を表す。

いずれにしても、端子１５上の高電圧はトランジスタ２
５を一状態へスイッチングして、トランジスタ２３と２
４のンースを端子１１へ接続し、それらのトランジスタ
に、論理ゲート１２の出力端子１９と２０に現われる論
理状態を制御できるようにする。したがって、端子１３
と１４へ加えられた相補論理状態にある入力データ信号
のために、端子１９と２０に対応する一対の相補論理状
態が現われる結果になる。トランジスタ２８の端子１６
へ加えられた低い電圧レベル論理状態が「オフ」状態の
そのトランジスタを離れて、トランジスタ２６−１＆は
２７を通る回路経路を形成できないようにし、出力端子
１９と２０に生ずる、電圧レベルによυ現される、論理
状態にそれらのトランジスタ２８．２７が影響を及ぼす
ことができ危いままにする。

一例として、入力端子１３が低い電圧レベル論理状態に
あシ、入力端子１４が高い電圧レベル論理状態にあるか
ら、出力端子１９が最初は高い電圧レベル論理状態にあ
シ、出力端子２０が対応する低い電圧レベル論理状態に
あると仮定する。安定な回路値状況においては、出力端
子１９における高い状態によシトランジスタ３６がスイ
ッチ「オン」されるからインバータ２Ｓの対応する出力
端子３２が低い電圧レベル論理状態にあシ、トランジス
タ３７がスイッチ「オフ」されるからインバータ２９の
出力端子３３が高い電圧レベル論理状態にある。ｔた、
それに対応して、出力端子３３と１９における高い論理
状態によシトランジスタ５２と５４がスイッチＦオン」
されるから（トランジスタ５３も「オン」である）論理
ゲート４０の出力端子４５は低い電圧レベル論理状態に
あシ、かつ、トランジスタ４９と５１が「オフ」状態（
トランジスタ５０も「オフ」である）にあるから論理ゲ
ート４０の出力端子４６は高い電圧レベル論理状態にあ
る。それら種々の出力論理状態は、正常な回路動作で予
測される結果に合致する。（トランジスタ５０と５３は
、後で述べるように、電荷の擾乱による誤った回路動作
に対して保護するために用いられるが、通常の回路動作
から外れることはない。それらのトランジスタはインピ
ーダンスが比較的高い装置とすることができるから、幅
と長さの比を比較的低くできる。） 端子１３と１４に設けられている先行する回路からの引
続く論理状態が、端子１３が高い電圧レベル論理状態に
され、端子１４が低い電圧レベル論理状態にされるよう
ガものである、と仮定する。

トランジスタ２３は、その結果として、１オン」状態に
スイッチングされ、トランジスタ２４が「オフ」状態に
スイッチングされ、それのゲートが低い電圧レベル論理
状態にある。したがって、ｐチャネルトランジスタ２２
のゲートが端子１１に生ずる電圧に近くされて、トラン
ジスタ２２を「オン」状態にスイッチングする。トラン
ジスタ２２がいまは「オン」状態にあるから、トランジ
スタ２１は、端子１０．に現われる電圧に近い電圧値が
それのゲートに加えられているために、「オフ」状態に
スイッチングされる。その結果として、論理ゲート１２
の出力端子１９は低い電圧レベル論理状態になシ、出力
端子２０が高い電圧レベル論理状態にされる。これは先
に述べた最初の状態とは逆である。

論理状態１２の出力端子１９．２０はインバータ２９と
論理ゲート４０の入力端子への入力信号の信号源である
から、論理ゲート１２の出力端子２０に生ずる高い電圧
状態がそれらの他の回路への作用を開始する。すなわち
、インバータ２９の入力端子３１が高い電圧レベル論理
状態へ移動し、出力端子２０がトランジスタ３７を「オ
ン」状態にスイッチングする。それと同時に、論理ゲー
ト４０の入力端子４２における電圧状態が高い電圧レベ
ル論理状態へ移行し、出力端子２０がトランジスタ５１
を「オン」状態にスイッチングする。

低い電圧レベル論理状態にある論理ゲート１２の出力端
子１９がインバータ２９の入力端子３０における状態を
設定して、トランジスタ３６を「オフ」状態にし、論理
ゲート４０の入力端子４１がトランジスタ５４を「オフ
」状態にする。

トランジスタ３７が「オン」状態へこのようにスイッチ
ングすると、ｐチャネルトランジスタ３４のゲートが端
子１１における電圧の近くにされ、トランジスタ３４を
Ｆオン」状態にスイッチングする。トランジスタ３４が
また「オン」であって、トランジスタ３５のゲートが端
子１０の電圧値に近いから、トランジスタ３５は「オフ
」状態にスイッチングされる。その結果として、種々の
容量を充電するために必要な時間のために通常のスイッ
チング遅延の後で、インバータ２９の出力端子３２が高
い電圧レベル論理状態になシ、それの出力端子３３が低
い電圧レベル論理状態になる。

ここで、インバータ２９の入力端子３０と３１における
入力論理状態を変化させで、それの出力端子における論
理状態を変化させるためのスイッチング時間を必要とす
る。その時間中に、論理ゲート４０の入力端子４２に高
い電圧値の論理状態が存在するために、トランジスタ５
１が「オンＪ状態にスイッチングしても、論理ゲート４
０の出力端子４５と４６における論理値を変化させるの
に効果はない。その理由は、インバータ２９の出力端子
３２．３３における論理状態が新しい論理状態へスイッ
チングすることが終るまで、論理ゲート４０の入力端子
４４における電圧値が、インバータ２９の出力端子３２
に最初に生じた低い電圧レベル論理値に留るからである
。入力端子３０と３１における変化に応答してインバー
タ２９の出力論理値が変化すると、すなわち、インバー
タ２９の入力端子から出力時間へのスイッチング時間が
変化すると、その結果として出力端子３２と３３におけ
る論理状態が論理ゲート４０の入力端子４４を含めた入
力端子へ効果的に加えられて、トランジスタ４９を「オ
ン」状態にスイッチングする。

この点において、論理ゲート１２の出力端子１９と２０
において開始された論理値の変化に対する応答を論理ゲ
ート４０が開始できる。ｐチャネルトランジスタ４８の
ゲートは「オン」状態になっているトランジスタ４９．
５１を介して端子１１における電圧レベルの近くにされ
、それによシトランジスタ４８を「オン」状態にする。

インバータ２９の出力端子３３における低い電圧レベル
の論理状態はトランジスタ５２と５３を論理ゲート４０
における「オフ」状態に保つ。そうするとトランジスタ
４７のゲートを端子１０に現われる電圧の近くの電圧に
するから、そのトランジスタは「オフ」状態になる。そ
の結果、論理ゲート４０の出力端子４５が高い電圧レベ
ルの論理状態にカ９、出力端子４６は低い電圧レベルの
論理状態になる。出力端子４５と４６におけるそれらの
論理状態は論理ゲート１２の入力端子１７．１８へそれ
ぞれ加えられるが、端子１６へ加えられた低い電圧レベ
ルの論理状態イネーブル信号によりトランジスタ２Ｂが
「オフ」状態にされているから、出力端子４５．４６に
おける論理状態は論理ゲート１２を何ら変化させない。

それらの状況において、端子１５．１６におけるイネー
ブル信号が逆の論理状態に切換えられるとすると、端子
１５に低い電圧レベルの論理状態が加えられてトランジ
スタ２５を「オフ」状態にスイッチングし、高い電圧レ
ベルの論理状態が端子１６に加えられてトランジスタ２
８を「オン」状態にスイッチングする。その結果として
、高い電圧レベルの論理状態が論理ゲート４０の出力端
子４５から論理ゲート１２の入力端子１７へ加えられて
、トランジスタ２６をＥオン」状態にスイッチングし、
端子１１に現われる電圧をトランジスタ２２のゲートへ
加えることを継続する。同様に、端子４６における低い
電圧レベルの論理状態が論理ゲート１２の入力端子１８
へ加えられて、トランジスタ２７を「オフ」状態にスイ
ッチングする。したがって、情報入力端子１３．１４に
おける論理信号を除去またはスイッチングしても論理ゲ
ート１２の出力端子における論理状態には影響せず、端
子１５と１６におけるイネーブル信号が変化する前に加
えられていた論理状態に一致する論理状態にある論理ゲ
ート４０の出力が、論理ゲート１２をそれの出力端子に
おけるのと同じ論理状態を保って、論理ゲート１２の出
力端子と、インバータ２９の出力端子と、論理ゲート４
ｏの出力端子とにおける論理状態状況が全て不変に保た
れる。

不幸なことに、図示の回路を含めて製造されたモノリシ
ック集積回路の部品に十分近い所で電荷擾乱事象が起き
たとすると、上記の正しい動作順序がその事象によシ変
見られる。とくに、放射粒子の入射によりこの回路中の
任意のトランジスタの逆バイアスされている接合の近く
でひき起された電荷擾乱が、この接合が上記のようにし
て接続される回路点における論理状態が一時的に変化さ
せられることがある。このように、それらの事象を予測
する過程がないと、それらの−時的な回路点誤り論理状
態スイッチングが回路中を誤って伝えられることになる
。しかし、図示の回路は、誤動作の可能性に直面しても
正しい動作を行う。

起り得る第１０種類の問題が、信号中の変化する論理状
態の態様で情報を論理ゲート１２のシステム入力端子１
３と１４へ供給する外部入力回路中で論理状態を変化さ
せる回路点の混乱状態である。すなわち、端子１５に高
い電圧レベルの論理状態をとらせる信号、および端子１
６にそれの相補論理状態をとらせる信号のようなイネー
ブル信号が端子１５．．１６に加えられて、入力端子１
３と１４に起る変化を図示の回路の残りの部分へ更に導
入することを許す。図示の回路の種々の出力端子におい
て端子１３と１４に加えられ死現在の論理状態セットか
ら生じた論理状態を維持するように、それらのイネーブ
ル信号が逆の論理状態へスイッチングされる過程におる
ものとすると、端子１３．１４へ接続されている入力回
路において、電荷擾乱によシひき起される誤った状態が
図示の回路において保たれる危険が存在する。

逆の状況における誤シが別の危険である。端子１５と１
６におけるイネーブル信号が、端子１５に低い電圧レベ
ルの論理信号が現われ、端子１６に高い電圧レベルの論
理信号が現われるようなものであると仮定すると、論理
ゲート１２への入力論理回路が変化する論理状態を入力
端子１３．１４へ加えるものとしても、１組の論理状態
が図示の回路の種々の出力端子に維持される。そのよう
なイネーブル信号を供給する外部回路中の電荷擾乱によ
る誤９が端子１５．１６における状態を反転させること
があり、シたがって端子１３と１４に起る望ましく々い
状態の１つがとの誤シ信号の期間中に端子１５と１６に
更に加えられる。その望ましくない１つの状態は、訂正
されると、図示の回路中の論理ゲートの種々の出力端子
とインバータの種々出力端子に１つｆｃ＋ｍ理状態セッ
トを維持するようになる。

図示の回路は、インバータと、論理ゲート１２の出力端
子に現われる論理状態により動作させられる論理ゲート
４０とを有する装置によシそれらの望ましくない結果を
避ける。しかし、論理ゲート４０は、インバータ２９の
出力端子に生ずる論理状態によっても一緒に動作させら
れる。この装置の作用唸、論理ゲート４０における論理
状態が、インバータ２９のスイッチング時間が経過する
まで、変化することを阻止することであるから、端子１
３または１４へ接続されている外部入力回路、または端
子１５．１６へ接続されている外部イネーブル（ロ）路
中でそれらの擾乱誤９が残ることができる時間よりも十
分に長いようにインバータ２９のスイッチング時間を選
択することによシ、前記誤った結果を大幅に避けること
ができる。これが行われたとすると、論理ゲート４０の
出力端子における論理状態の任意のスイッチングを行う
ことが許される前に、回路点に接続されている逆バイア
スされた接合における放射粒子入射の作用が発生された
後でそれらの回路点が再光゛５！Ｌｔたけ放電させられ
るから、それらの回路における電荷擾乱論理状態の誤り
がなくされる。インバータ２９のスイッチング時間中に
、以前の正しい論理状態が、論理ゲート４０の出力端子
４５．４６と、論理ゲート１２の入力端子１７．１８と
に関連する寄生容量により論理ゲート４Ｇの出力端子に
維持される。

電荷擾乱誤シの持続時間と比較して長いインバータ２９
のスイッチング時間は容易に達成される。

その理由は、上記のように、逆バイアスされているｐｎ
接合へ接続されている回路点における、たとえば放射粒
子の入射による誤った論理状態の持続時間が非常に短い
からである。いくつかの方法のいずれか、またはそれら
の方法の組合わせによ）、インバータ２９のスイッチン
グ時間をその時間と比峻して適切に長くできる。もつと
も単純なやり方は、トランジスタ３４と３５の幅／長さ
比を高くするか、インバータ２９０回路点における容駄
を増大してインバータのスイッチングヲ遅くする九めに
インバータ２９の出力端子３２と３３に使用されない装
置を付加することである。あるいは、入力端子１３と１
４に接続されている入力回路、または入力端子１５．１
６に接続されているイネーブル回路、Ｋおけるトランジ
スタの幅／長さ比を高くして、放射粒子が入射し九逆バ
イアスされている領域を放電または充電させるのに要す
る時間を短くすることにより、それにおける適切な電圧
値を回復させることができる。

誤った結果をも九らす別の可能性は、論理ゲート１２の
端子１５へ低い電圧レベルの論理状態を加え、端子１６
へ高いレベルの論理状態を加えるために、論理ゲー）１
２．４０と、インバータ２９との種々の出力端子におけ
る１組の論理状態値が維持されるように選択された時に
起ることがある。

この装置によシ構成された帰還ループ内の回路点に接続
されている逆バイアスされた接合に放射粒子が入射した
九めに、その回路点における電圧レベルが強制的にスイ
ッチングされたとすると、その論理状態の変化が帰還ル
ープに沿って伝えられ、その結果として、放射粒子の入
射による新しいが、誤っている安定な論理状態が維持さ
れることになる。しかし、図示の回路において論理ゲー
ト１２゜１４とインバータ２９を実現するために用いら
れる回路の種類の選択によシ、それらの誤った論理状態
がその帰還ループ内で維持されることを阻止できる。

先に述べたように、ある高い電圧レベルの論理状態にあ
る任意の回路点を、その回路点へ接続されて、逆バイア
スされている接合に放射粒子を入射させることにより、
低い電圧レベルの論理状態へ一時的にでき、同様に、あ
る低い電圧レベルの論理状態にある回路点を同じ理由で
高い電圧レベルの論理状態に一時にすることができる。

論理グー）１２　、４０と、インバータ２９との各出力
端子へは、「オン」状態のｐチャネルＭＯ８ＦＥＩ：Ｔ
およびｎチャネルＭＯ８ＦＩＴがそれぞれ接続され、あ
るいはそれらの各出力端子−・「オフ」状態のｎチャネ
ルＭＯ８ＦＥＴとｐチャネルＭＯ８Ｆ　ＥＴがそれぞれ
接続されて、どのトランジスタにおいても「オフ」状態
である１つの逆バイアスされ九接合がそれへ常に接続さ
れるようにする。したがって、帰還ループ内の任意の回
路点が、それへ接続されて逆バイアスされている接合へ
放射粒子が入射することによシ、−時的に誤った論理状
態にされる。

高い電圧レベルの論理状態にある回路点へオフ状態のｎ
チャネルトランジスタのドレインが接続され、放射粒子
が入射しても逆バイアスされているドレイン−基板接合
を放電できるだけであるから、回路点の論理状態を低い
電圧レベルの論理状態へ一時的に変化できるだけである
。それとは逆に、「オフ」状態のｐチャネルトランジス
タが接続されている回路点は低い電圧レベルの論理状態
を示し、それに入射した放射粒子はその回路点を充電し
て、高い電圧レベルの論理状態へ一時的に変化できるだ
けである。

図示の回路においては、論理ゲー）１２．４０とインバ
ータ２９への入力端子が１つまたは複数のｎチャネルＭ
Ｏ８ＦＥＴへ接続される。そのｎチャネルＭＯ８ＦＥＴ
入力ゲートへ接続されている回路点が高い電圧レベルの
論理状態から低い電圧レベルの論理状態へ誤ってスイッ
チングされるどのような状況においても、回路へ接続さ
れている回路点がそれの以前の電圧レベル状態を回復す
るように、発生された電子を集める逆バイアスされたド
レイン領域が回路により充電されるまで、放射粒子の入
射により電荷が発生される短い時間の間、ｎチャネルト
ランジスタは「オフ」状態へ−時的にスイッチングされ
る。したがって、高い電圧レベルの論理状態がゲートへ
加えられたために、論理ゲート１２と４０１次はインバ
ータ２９のいずれかにおける回路点へ接続されている前
記ゲートを有する入力ｈチャネルＭＯ８Ｆ　Ｅ　Ｔによ
シ形成された導電路は、そのれチャネルＭＯ８ＦＥＴド
レインへ接続されているそれの出力端子とアースの間の
低インピーダンス接続が短時間だけなくされるように、
遮断させられる。

しかし、論理ゲー）１２　、４０またはインバータ２９
のいずれかにおけるこの出力端子ヘトレインが接続され
ている最初のｐチャネル間Ｏ８ＦＥＴは常に「オフ」状
態である。その理由は、それらの論理ゲートまたはイン
バータにおける他の出力端子は高い電圧レベルの論理状
態にあル、シ次がってとのｐチャネル間Ｏ８ＦＥＴ　Ｋ
第１０出力端子における充電状況を変化させる電流を供
給させることができ表いからである。したがって、その
出力端子へ接続されている寄生容量はその擾乱中に持り
ていたのと同じ電荷を保持するから、その出力端子は擾
乱前に有していたのと同じ電圧を保持する。

論理ゲート１２″！喪は４０またはインバータ２９のい
ずれかにおける他の、または逆の、ｐチャネル間Ｏ８Ｆ
ＥＴのゲートも初めのｐチャネル間Ｏ８ＦＥＴのドレイ
ンと一時的に「オフ」であるｎチャネルＭＯ８ＦＥＴの
ドレインへ接続される。したがって、そのゲートは一時
には接地されず、同じ電圧を保つ。したがって、この逆
のｐチャネル間Ｏ８ＦＥＴはｒオン」状態を継続する。

その回路点へ接続されているｎチャネルトランジスタは
いぜんとして「オフ」状態にあるから、その回路点にお
ける電圧状況も変化しない。したがって、入力端子にお
ける低い電圧レベルにある２つの論理状態は、それらの
出力端に見出される寄生容量の放電時間だけ接続１−な
いとすると、論理ゲート１２または４０あるいはインバ
ータ２９のいずれかの出力論理状態を変化しない。

したがって、図示回路の論理ゲート１２または４０、あ
るいはインバータ２９の前の回路段からの低い電圧レベ
ルの誤った論理状態対拡、その誤シが外部回路にあるの
か、それに接続されているそれらの論理ゲー）１２また
は４０あるいはインバータ２９の先行する１つのいずれ
にあっても、それらの誤った２つの低電圧レベル論理状
態が存在する入力端子へ図示のその論理ゲートまたはイ
ンバータを介して伝える必要はない。モノリシック集積
回路における電荷擾乱は通常は非常に短く、放射粒子の
入射の場合には電荷蓄積事象の持続時間は、寄生容量の
放電時間を含めても、ＭＯ８ＦＥＴ集積回路技術に固有
の時定数よシ何桁も短い。その結果、論理グー）１２．
４０とインバータ２９は、それらに加えられる入力信号
中に生じて、その入力信号を高い電圧レベルの論理状態
から低い電圧レベルの論理状態へ誤って変化させぬ誤シ
を実際に伝えない。

電荷擾乱のために論理ゲート１２ま九は４０、あるいは
インバータ２９のいずれかにおける回路点での論理状態
を変化させた時に、２つの正しい論理状態の相補状態と
して現われる誤りではなくて、２つの同一の論理状態と
して現われる誤りをそれらの出力端子における結果とす
ることがかなり重要である。この後者の状況は、誤り状
態が、論理ゲート１２または４０、あるいはインバータ
２９のいずれかの入力端子への正しい状態の補数として
供給される場合には、それらにとっては正しい形態の論
理信号と見えるから、伝えられる。

したがって、必要なことは、論理ゲート１２または４０
、あるいはインバータ２９のいずれかに生ずるｘｂを、
電荷擾乱のために１１！４ルが発生した結果として一対
の同じ仙、の論理状態として、それて接続されているそ
れらのうちの次の１つへ供給することである。

まず、インバータ２９ｔ−例として用いて、論理ゲート
１２の出力端子１９と２０へ供給される論理信号が、イ
ンバータ２９０入力端子３０に高い電圧レベルの論理状
態が生じ、入力端子３１に低い電圧レベルの論理状態が
生ずるようなものであると考える。この状況においては
、トランジスタ３６と３５は「オン」状態、トランジス
タ３７と３４は「オフ」状態である。その結果、インバ
ータ２９の出力端子３３は高い電圧レベルの論理状態に
あシ、出力端子３２は低い電圧レベルの論理状態にある
。

十分なエネルギーを有する放射粒子が「オフ」状態にあ
るｎチャネルＭＯ８ＦＥＴ３７のドレインに入射スると
、トランジスタ３５が「オン」状態にあっても、電子が
そのドレインに蓄積されてドレイン電圧が端子１１にお
ける電圧に一時的にほぼ等しくされる。この結果として
、ｐチャネルＭＯ８ＦＥＴ　３４のゲートも端子１１の
電圧にほぼ等り、＜されるから、トランジスタ３４は「
オフ」状態から「オン」状態へされる。そうするとトラ
ンジスタ３４は終端域１０を通じて供給された電流を、
既に「オン」状態になっているトランジスタ３６へ流し
、出力端子３２に関連する寄生容量を充電しようとする
。トランジスタ３４を１オン」状態にスイッチングする
ことから行われるそれらの動作は、共に出力端子３２に
おける電圧を高い電圧レベルの論理状態へ向って上昇さ
せる。

出力端子３２における電圧が、論理ゲート４０の入力端
子４３におけるその論理ゲートのスイッチングしきい値
より十分に高く、高い電圧レベルの論理値へ向って上昇
したとすると、出力端子３２と３３に生じ、インバータ
２９０入力端子３０と３１における信号によシ指令され
ている出力電圧の論理状態とはちょうど逆である擾乱後
の出力電圧状態を反映する信号を入力端子４３と４４は
受ける。出力端子におけるそれらの擾乱後信号は逆の論
理状態にあるから、すなわち、互いに相補関係にある、
それらの信号は、論理ゲート４０にとっては、それの入
力端子において伝えるべき妥当な信号に見えるため、ｔ
＋！４ｂを伝える（トランジスタ５１と５４のインバー
タ２９だけを含むこの例における影響は無視する）。

正しい出力信号の相補信号であるそのような誤った出力
信号は阻止せねばならない。その阻止は、出力端子３２
における電圧が、論理ゲート４００Å力端子４３におけ
るしきい値をこえて十分に上昇することを阻止すること
によシ行うことができる。論理ゲート４０の出力端子に
おける論理状態に影響を及ぼすためには、そのしきい値
をこえねばならない。そのような阻止を行うには、誤っ
て「オン」状態にされたトランジスタ３４によシ供給で
きる電流を、入力端子４３におけるそのしきい値をこえ
る電圧上昇伴うことなしに、全て流すことができるトラ
ンジスタ３６を用いる必要がある。その結果は、幅／長
さ比がトランジスタ３４の同じ比より十分に高いトラン
ジスタ３６を製造することにより達成できる。

そうすると、一般的な事柄として、論理ゲート１２．４
０およびインバータ２９のいずれかにおけるいずれかの
出力端子から設定できる種々の回路を設けて、それに接
続されているｐチャネルＭＯ８ＦＥＴのドレインを通じ
て供給される電流を、その出力端子における電圧上昇が
その出力端子へ接続されている回路のスイッチング点し
きい値をこえることなしに、端子１１ヘシヤントできる
ように、その経路に沿うインピーダンスを十分に低くす
る。そのスイッチングしきい値は、典型的には、対象と
する入力端子へ接続されているｎチャネルＭＯ８ＦＥＴ
のしきい値を少くとも等しくなければならない。この設
計条件に従うとすると、「オフ」状態にあるｎチャネル
ＭＯ８ＦＥＴのドレインに放射粒子が入射することによ
り、論理ゲート１２．４０またはインバータ２９のいず
れかにおける出力端子に現われる誤シ論理状態は常に一
対の低い電圧レベル論理状態である。先に読切したよう
に、論理ゲート１２．４０またはインバータ２９のいず
れかにおける入力端子に存在するその状態はその論理ゲ
ートを通って伝わることはない。

前記のように、起９得る別の可能性は、回路点における
論理状態が低い電圧レベル論理状態から高い電圧レベル
論理状態へ変化することである。

例として用いるインバータ２９の入力端子３０には高い
電圧レベルの論理状態信号が存在し、入力端子３１に相
補的な低い電圧レベルの論理状態信号が存在すると再び
仮定する。また、トランジスタ３６と３５が「オン」状
態にあシ、トランジスタ３Ｔと３４が「オフ」状態にあ
ると仮定する。

そうすると、出力端子３３が高い電圧レベルの論理状態
となシ、出力端子３２が低い電圧レベルの論理状態にな
る。しかし、先に述べた例におけるように、「オフ」状
態にあるｎチャネルＭＯ８ＦＥＴ３Ｔのドレイ／ではな
くて「オフ」状態にあるｐチャネルＭＯ８ＦＥＴ　３４
の逆バイアスされているドレイン領域に放射粒子が入射
したとすると、そのｐチャネルＭＯ８ＦＥＴ　３４のド
レインは正孔が蓄積して正に充電し、それとともに出力
端３２に関連する寄生容量も充電される。その結果、出
力端子３２は、トランジスタ３６がＦオン」状態であっ
ても、低い電圧レベルの論理状態から高い電圧レベルの
論理状態へ一時的に移行する。その結果として、トラン
ジスタ３５のゲートがこの高い電圧値へ上昇させられる
から、トランジスタ３５は「オン」状態から「オフ」状
態へスイッチングされる。しかし、入力端子３１におけ
る入力信号のためにトランジスタ３７も「オフ」状態に
あるから、出力端子３３に関連する寄生容量は充電も放
電もされず、したがって、擾乱前に有していた高い電圧
状態に！まる。したがって、インバータ２９の出力端子
３２と３３は高い電圧状態にある。

その状態は、インバータ２９の入力端子３０と３１にお
ける入力信号が出力信号として供給することをインバー
タに指令するものとは逆の結果である。

出力端子３３は既に高い電圧レベルの論理状態にあるか
ら、この出力端子に起る論理状態の任意の変化のために
、論理ゲート４００Å力端子４４の論理状態は変化しな
い。したがって、論理ゲート４０においてこの高い電圧
レベルの論理状態対が行うことができるほとんどのこと
線、前は「オフ」状態であったｎチャネルＭＯ８ＦＥＴ
を「オン」状態にすることである。この時には、出力端
子３２に誤った高い電圧レベルの論理状態が生じて、ト
ランジスタ４９を「オン」状態にする。

ドレインからソースへの短絡によってトランジスタ５１
と５４を交換したとすると、インバータ２９の出力端子
３２と３３におけるそれらの高い電圧レベルの論理状態
が行えるほとんどのことは、トランジスタ４９（および
５０）と５２（および５３）を「オン」状態にすること
である。これは、論理ゲート４０の出力端子４５と４６
を低い電圧レベルの論理状態にする結果である。上記の
ように、その状態は、出力端子４５．４６が接続されて
いた論理ゲートを通って伝えられることは表い。

しかし、トランジスタ５１．５４が存在するから、イン
バータ２９内に起きて、それの各出力端子を高い電圧レ
ベルの論理状態にする一時的な擾乱はインバータ２９を
こえて伝わることはない。

その理由は、論理ゲート１２がトランジスタ５１と５４
を制御し、インバータ２９におけるそのような擾乱発生
が、トランジスタ５１と５４に対応して作用を及ぼす類
似のスイッチング結果が論理ゲート１２にないために、
論理グー）４０に何の作用も与えないからである。（前
記したように、トランジスタ５０と５３の幅／長さ比が
低いから、かつ、各トランジスタのインピーダンスが比
較的高いために、たとえ「オン」状態にあっても、トラ
ンジスタ４Ｔと４８によシ供給される電流を流すことが
でき表いから、電荷擾乱過渡状態中に各トランジスタの
入力端子に存在する不正確な論理状態を伝えることはで
きない。） 同様に、各出力端子１９と２０を高い電圧レベルの論理
状態にする論理ゲート１２内の電荷擾乱は、論理ゲート
４０を通って伝わることはない。

論理ゲート１２の出力端子１９．２０における２つの高
い電圧レベルの論理状態は、インバータ２９の出力端子
３２と３３における２つの低い電圧レベルの論理状態を
、インバータ２９０例につい−Ｃ先に述べたのと同じよ
うにして、それの出力端子に２つの高い電圧レベルの論
理状態を持たして、論理ゲート４０に作用を及はさせる
。出力端子３２と３３における２つの低い電圧レベルの
論理状態は、論理ゲート４０のトランジスタ４９．５２
を「オフ」状態にして、論理ゲート１２の出力端子１Ｓ
と２０における誤った論理状態が伝わることを阻止し、
論理ゲート４０に作用を及ぼさないようにする。

最後に、論理ゲート４０の出力端子４５と４６に一対の
高い電圧１ノベルの論理状態を生じさせる論理ゲート４
０内擾乱のために、論理ゲート１２内のトランジスタ２
６と２７が「オン」状態にされる。そのために、論理ゲ
ート１２の各出力端子１９．２０は低い電圧レベルの論
理状態にされる。

先に述べたように、インバータ２９０入力端子へ加えら
れる２つの論理電圧値は、そのインバータにその誤って
いる論理状態をそれ以上伝えないようにする。しかし、
論理ゲート１２の出力端子１９と２０における低い電圧
レベルの論理状態は論理グー）４００Å力端子４２．４
１へも加えられて、トランジスタ５１と５４を「オフ」
状態にする。

そのために正しい論理状態がインバータ２９から供給さ
れる。その理由は、インバータ２９の入力端子へ加えら
れた２つの低い電圧レベルの論理状態の誤りをインバー
タ２９紘伝えないからである。

また、トランジスタ５１と５４が「オフ」状態にある喪
めにほぼ開回路が生じて、その論理状態は論理ゲート４
Ｇにおいては効果はない。しかし、トランジスタ５０と
５３を設けることにより仁の困難は解消される。それら
のトランジスタは、インバータ２９における正しい出力
の論理状態をそれの入力端子に供給することにより、正
しい論理状態を論理ゲート４０にセットする。

【図面の簡単な説明】

添附図面は本発明の論理回路の回路図である。 １２．４０−ψ・φ論理ゲート、２９・１１＃・インバ
ータ。 特許出願人　　ハネウェルｅインコーボレーテツド復代
理人 山　　川　　政　　樹

Claims (1)

1. 【特許請求の範囲】 ラッチの第１のデータ信号入力領域と、ラッチの第１の
   クロック信号入力領域と、ラッチの第１の出力信号領域
   とを有するデータ蓄積ラッチ順次回路において、この回
   路は、 ループ結合およびアクセス手段と、 インバータ手段と、 論理ゲート手段と、 を備え、前記ループ結合およびアクセス手段は、第１の
   帰還信号入力領域と、第１の出力領域と、それの第１の
   データ信号入力領域として前記ラッチの第１のデータ信
   号入力領域と、それの第１のイネーブル信号入力領域と
   して前記ラッチの第１のクロック信号入力領域とを有し
   、電気的に附勢されたならば、前記ラッチの第１のクロ
   ック信号入力領域における電気信号の論理値が、前記ル
   ープ結合およびアクセス手段の第１の出力領域において
   、前記ラッチの第１のデータ信号入力領域における電気
   信号の変化に応答して、論理値を変化させることができ
   ることを許すが、前記第１の帰還信号入力領域上の電気
   信号の変化に応答して論理値を変化できなくすることを
   許すようにし、かつ、前記ラッチの第１のクロック信号
   の入力領域におけるその電気信号の別の論理値が、前記
   ループ結合およびアクセス手段の第１の出力領域におい
   て、前記第１の帰還信号入力領域における電気信号の変
   化に応答して、論理値を変化させることができることを
   許すが、前記ラッチの第１のデータ信号入力領域におけ
   る電気信号の変化に応答して論理値を変化できなくする
   ことを許すようにし、前記インバータ手段は第１０入力
   領域と第１の出力領域を有し、その第１の入力領域は前
   記ループ結合およびアクセス手段の第１の出力領域へ電
   気的に接続され、前記インバータ手段の第１の出力領域
   は前記ラッチの第１の出力信号領域へ電気的に接続され
   、 前記論理ゲート手段は第１の出力領域と第１の一対の入
   力領域を有し、各入力領域における一対の電気信号に対
   して、前記論理ゲート手段が電気的に附勢されたとする
   と、前記論理ゲート手段の第１の出力領域における論理
   値を変化させる信号中の一対の同時論理値と、前記論理
   ゲート手段の第１の出力領域における既存の論理値を維
   持させるそのような一対の電気信号中の別の同時論理値
   とが存在するように、前記第１の一対の入力領域が第１
   の部材入力領域と第２の部材入力領域を含み、前記論理
   ゲート手段の第１の一対の入力領域の第１と第２の部材
   入力領域は前記ループ結合およびアクセス手段の第１の
   出力領域と前記インバータ手段の第１の出力領域へそれ
   ぞれ電気的に接続され、前記論理ゲート手段の第１の出
   力領域は前記ループ結合およびアクセス手段の第１の帰
   還信号入力領域へ電気的に接続されることを特徴とする
   データ蓄積ラッチ順次論理回路。