JPH02182030A - Pll回路 - Google Patents
Pll回路Info
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- JPH02182030A JPH02182030A JP1002323A JP232389A JPH02182030A JP H02182030 A JPH02182030 A JP H02182030A JP 1002323 A JP1002323 A JP 1002323A JP 232389 A JP232389 A JP 232389A JP H02182030 A JPH02182030 A JP H02182030A
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- 238000010586 diagram Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 108091008695 photoreceptors Proteins 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
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- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 238000011144 upstream manufacturing Methods 0.000 description 1
Landscapes
- Mechanical Optical Scanning Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Laser Beam Printer (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、多点同期方式の光走査装置等において例えば
画素クロック生成用に用いられるPLL回路に関する。
画素クロック生成用に用いられるPLL回路に関する。
従来の技術
第3図に従来のPLL (フェーズ・ロックド・ループ
)回路を示す。PLL回路1は、基本的には、周知のよ
うに、位相比較器(PD)2と、ローバスフィルタ(L
PF)3と、増幅器(AMP)4と、電圧制御発振器(
VCO)5とを直列接続し、VCO5とPD2との間を
分周比1/Nの分周器(DIV)6により帰還接続して
ループ構成してなる。このような構成において、PD2
は基準入力信号SrとDIV6によりl/Nに分周され
たVCO5の帰還信号Sfとが入力される。PD2はこ
のような両信号の位相差に応じた電圧を出力し、LPF
3により平滑化する。平滑化されたLPF3からの出力
はAMP4により増幅され、VCO5に入力される。V
CO5はその出力fo、即ち、l/N分周された帰還信
号Sfが基準入力信号Srに位相同期するように、入力
電圧Vinの値によりその発振周波数が制御される。
)回路を示す。PLL回路1は、基本的には、周知のよ
うに、位相比較器(PD)2と、ローバスフィルタ(L
PF)3と、増幅器(AMP)4と、電圧制御発振器(
VCO)5とを直列接続し、VCO5とPD2との間を
分周比1/Nの分周器(DIV)6により帰還接続して
ループ構成してなる。このような構成において、PD2
は基準入力信号SrとDIV6によりl/Nに分周され
たVCO5の帰還信号Sfとが入力される。PD2はこ
のような両信号の位相差に応じた電圧を出力し、LPF
3により平滑化する。平滑化されたLPF3からの出力
はAMP4により増幅され、VCO5に入力される。V
CO5はその出力fo、即ち、l/N分周された帰還信
号Sfが基準入力信号Srに位相同期するように、入力
電圧Vinの値によりその発振周波数が制御される。
このようなPLL回路回路上例えば第4図に示すような
レーザプリンタ等の光書込み装置において、画素クロッ
ク生成用に用いられる。この光書込み方式は、例えば特
開昭60−109667号公報等に示されるように、グ
レーティング(スリット、グリッド又はスケールとも称
される)を用いて画素クロックを発生させる多点同期方
式のものである。まず、画素信号により変調されて記録
用レーザビームP8 を射出する記録用半導体レーザ
11が設けられている。このビームP、は回転するポリ
ゴンミラー12の1面により偏向され、fθレンズ13
を通った後、ミラー14により反射されて感光体15上
に結像され、走査ライン16で示すうな記録走査が行な
われる。一方、記録用半導体レーザ11とは別に同期用
半導体レーザ17が設けられている。このレーザI7か
ら射出された同期用レーザビームP3はポリゴンミラー
12の同一反射面上においてビームP、に対しある間隔
離れた位置(主走査方向では同一位置)に入射され、ビ
ームP、 と同様にfθレンズ13に入射する。fe
レンズ13透過後は上下位置が異なることにより、ビー
ムP5 はミラー14上を通過し、感光体15と光学的
に等価な位置に位置させたグレーティング18を走査す
る。このグレーティング18の等側部分を通過した同期
用ビームP、はレンズアレイ19により複数、例えば4
個の受光素子20a〜20dに順次集光結像され、これ
らの受光素子20a〜20dから、PLL回路1に対し
基準パルス信号(基準入力信号) Srが発生する。よ
り詳細には、受光素子20により受光され光電変換され
た受光信号は各々増幅された後、加算回路により加算処
理される。これにより、グレーティング18の明暗配列
に従う走査長全域に渡るパルス列(基準パルス)信号と
なり、必要に応じて波形整形された後、PLL回路回路
上り処理されて画素グロックが出力信号foとして生成
される。
レーザプリンタ等の光書込み装置において、画素クロッ
ク生成用に用いられる。この光書込み方式は、例えば特
開昭60−109667号公報等に示されるように、グ
レーティング(スリット、グリッド又はスケールとも称
される)を用いて画素クロックを発生させる多点同期方
式のものである。まず、画素信号により変調されて記録
用レーザビームP8 を射出する記録用半導体レーザ
11が設けられている。このビームP、は回転するポリ
ゴンミラー12の1面により偏向され、fθレンズ13
を通った後、ミラー14により反射されて感光体15上
に結像され、走査ライン16で示すうな記録走査が行な
われる。一方、記録用半導体レーザ11とは別に同期用
半導体レーザ17が設けられている。このレーザI7か
ら射出された同期用レーザビームP3はポリゴンミラー
12の同一反射面上においてビームP、に対しある間隔
離れた位置(主走査方向では同一位置)に入射され、ビ
ームP、 と同様にfθレンズ13に入射する。fe
レンズ13透過後は上下位置が異なることにより、ビー
ムP5 はミラー14上を通過し、感光体15と光学的
に等価な位置に位置させたグレーティング18を走査す
る。このグレーティング18の等側部分を通過した同期
用ビームP、はレンズアレイ19により複数、例えば4
個の受光素子20a〜20dに順次集光結像され、これ
らの受光素子20a〜20dから、PLL回路1に対し
基準パルス信号(基準入力信号) Srが発生する。よ
り詳細には、受光素子20により受光され光電変換され
た受光信号は各々増幅された後、加算回路により加算処
理される。これにより、グレーティング18の明暗配列
に従う走査長全域に渡るパルス列(基準パルス)信号と
なり、必要に応じて波形整形された後、PLL回路回路
上り処理されて画素グロックが出力信号foとして生成
される。
このように、PLL回路回路上素クロック生成用に用い
るとPD2に入力する基準入力信号Srは第5図に示す
ように、グレーティング18の走査時と非走査時とで不
連続となる。この時、VCO5の入力電圧は、基準入力
信号Srの継続状態と断状態との境目で大きなリップル
を生ずる。、このようなVCO5の入力電圧のリップル
は、ある時間で定常値に落ち着く。この定常値でPLL
回路回路口ックしく第5図中、1pはPLL回路回路口
ックするまでに要する時間を示す)、その出力foは基
準入力信号Srに同期したものとなる。
るとPD2に入力する基準入力信号Srは第5図に示す
ように、グレーティング18の走査時と非走査時とで不
連続となる。この時、VCO5の入力電圧は、基準入力
信号Srの継続状態と断状態との境目で大きなリップル
を生ずる。、このようなVCO5の入力電圧のリップル
は、ある時間で定常値に落ち着く。この定常値でPLL
回路回路口ックしく第5図中、1pはPLL回路回路口
ックするまでに要する時間を示す)、その出力foは基
準入力信号Srに同期したものとなる。
このようにPLL回路1がロックするまでに要する時間
し、はP L L回路lのループ利得に関係し、ループ
利得が大きいほど、この時間が短くなる。
し、はP L L回路lのループ利得に関係し、ループ
利得が大きいほど、この時間が短くなる。
しかし、ループ利得を大きくすると、ノイズに弱(なっ
てPLL系が不安定なものとなる。
てPLL系が不安定なものとなる。
そこで、従来にあっては、特開昭63−97015号公
報に示されるように、AMP4の利得をスイッチにより
切換えるようにしたものがある。
報に示されるように、AMP4の利得をスイッチにより
切換えるようにしたものがある。
即ち、第3図に示すように基準信号検出回路7より基準
入力信号Srの有無を検出し、その結果により利得可変
のAMP4の利得をスイッチ切換えするようにしている
。より具体的には、P I) 2に対し基準入力信号S
rが入ツノし始めた時点と基準入力信号Srが継続して
いる間とで切換えるものである。
入力信号Srの有無を検出し、その結果により利得可変
のAMP4の利得をスイッチ切換えするようにしている
。より具体的には、P I) 2に対し基準入力信号S
rが入ツノし始めた時点と基準入力信号Srが継続して
いる間とで切換えるものである。
発明が解決しようとする課題
しかし、AMP4の利得切換えがスイッチにより行なわ
れるため、その切換え時点でのVCO5の入力電圧が不
連続又は大きなリップル成分を持つものとなり、PLL
系が不安定となり、かえって特性が悪くなってしまう。
れるため、その切換え時点でのVCO5の入力電圧が不
連続又は大きなリップル成分を持つものとなり、PLL
系が不安定となり、かえって特性が悪くなってしまう。
課題を解決するための手段
請求項1記載の発明では、位相比較器とローバスフイル
タと電圧制御発振器と分周器とをループ接続したPLL
回路において、前記ローバスフィルタと前記電圧制御発
振器との間に前記ローバスフィルタからの出力電圧と基
準電圧との電圧差により利得が可変される増幅器を接続
した。
タと電圧制御発振器と分周器とをループ接続したPLL
回路において、前記ローバスフィルタと前記電圧制御発
振器との間に前記ローバスフィルタからの出力電圧と基
準電圧との電圧差により利得が可変される増幅器を接続
した。
さらには、請求項2記載の発明では、請求項1記載の発
明において、増幅器を、ローバスフィルタからの出力電
圧の入力部に非線形素子を持つものとした。
明において、増幅器を、ローバスフィルタからの出力電
圧の入力部に非線形素子を持つものとした。
作用
増幅器がローバスフィルタからの出力電圧と基準電圧と
の電圧差により利得が可変されるものであり、利得切換
えがスイッチによらないため、可変時に電圧制御発振器
に対する入力電圧が不連続又は大きなリップルを含むも
のとなるようなことはない。
の電圧差により利得が可変されるものであり、利得切換
えがスイッチによらないため、可変時に電圧制御発振器
に対する入力電圧が不連続又は大きなリップルを含むも
のとなるようなことはない。
特に、請求項2記載の発明のように、非線形素子を用い
た増幅器とすれば、位相比較器に対する基準信号が継続
している場合であれば非線形素子のインビーダタンスが
大きくなることにより、増幅器の利得を低くして安定し
たPLL系とし、基準信号が断状態から再入力する時に
は非線形素子のインビーダタンスが小さくなることによ
りその利得を増大させて引込み時間を短縮させることが
できるものとなる。
た増幅器とすれば、位相比較器に対する基準信号が継続
している場合であれば非線形素子のインビーダタンスが
大きくなることにより、増幅器の利得を低くして安定し
たPLL系とし、基準信号が断状態から再入力する時に
は非線形素子のインビーダタンスが小さくなることによ
りその利得を増大させて引込み時間を短縮させることが
できるものとなる。
実施例
本発明の一実施例を第1図及び第2図に基づいて説明す
る。第3図ないし第5図で示した部分と同一部分は同一
符号を用いて示す。本実施例も、PLL回路lとしての
基本構成に従い、PD2、LPF3、VCO5及びDI
V6によるループ回路を含むが、LPF3とVCO5と
の間に、ボルテージフォロワ8とともに増幅器9が接続
されている。この増幅器9は、−2十入力端子を持つ演
算増幅器からなり、LPF3からの出力電圧V。
る。第3図ないし第5図で示した部分と同一部分は同一
符号を用いて示す。本実施例も、PLL回路lとしての
基本構成に従い、PD2、LPF3、VCO5及びDI
V6によるループ回路を含むが、LPF3とVCO5と
の間に、ボルテージフォロワ8とともに増幅器9が接続
されている。この増幅器9は、−2十入力端子を持つ演
算増幅器からなり、LPF3からの出力電圧V。
用の一入力端子には入力抵抗R1が非線形素子10とと
もに接続されている。また、十入力端子には基準電圧V
refが入力されている。肌は帰還抵抗である。ここに
、非線形素子Zは例えば第2図に示すような電圧−電流
特性を持つもので、バリスタ、ダイオード等が用いられ
る。
もに接続されている。また、十入力端子には基準電圧V
refが入力されている。肌は帰還抵抗である。ここに
、非線形素子Zは例えば第2図に示すような電圧−電流
特性を持つもので、バリスタ、ダイオード等が用いられ
る。
このような構成において、まず、基準入力信号Srと帰
還信号Sfどの位相差に応じたPD2からの電圧信号が
LPF3により平滑化された後、ボルテージフォロワ8
により電圧Voとなる。そして、増幅器9を経て増幅さ
れた後、VinとしてVCO5に入力されるが、このV
CO5の入力電圧Vinは、非線形素子10のインピー
ダンスをZとすると、 となる。よって、増幅器9の利得Gは、G=R,/
(R,+Z) となる。この結果、基準入力信号SrがPD2に継続的
に入力してLPF3出力に第5図に示したような大きな
リップルがなく非線形素子10の端子間電圧Vzが、
Vzl≦Vaとなる時、非線形素子IOのインピーダン
スZが大きくなり、増幅器9の利得Gが小さくなり、ノ
イズに強い安定したP L L系となる。次に、基準入
力信号Srが断状態から再び入力した時点で、電圧Vo
に大きなリップルが生ずると、1Vzl)Vaとなり、
非線形素子10のインピーダンスZは小さくなる。この
結果、増幅器9の利得が増大する。これにより、同期引
込み時間が短縮される。つまり、非線形素子10を用い
た増幅器9において、LPF3がらの出力電圧Voと基
準電圧Vrefとの電圧差により利得Gを可変させてい
るので、基準信号入力時と継続時とでの増幅器9の利得
可変がスムーズに行なわれるものである。
還信号Sfどの位相差に応じたPD2からの電圧信号が
LPF3により平滑化された後、ボルテージフォロワ8
により電圧Voとなる。そして、増幅器9を経て増幅さ
れた後、VinとしてVCO5に入力されるが、このV
CO5の入力電圧Vinは、非線形素子10のインピー
ダンスをZとすると、 となる。よって、増幅器9の利得Gは、G=R,/
(R,+Z) となる。この結果、基準入力信号SrがPD2に継続的
に入力してLPF3出力に第5図に示したような大きな
リップルがなく非線形素子10の端子間電圧Vzが、
Vzl≦Vaとなる時、非線形素子IOのインピーダン
スZが大きくなり、増幅器9の利得Gが小さくなり、ノ
イズに強い安定したP L L系となる。次に、基準入
力信号Srが断状態から再び入力した時点で、電圧Vo
に大きなリップルが生ずると、1Vzl)Vaとなり、
非線形素子10のインピーダンスZは小さくなる。この
結果、増幅器9の利得が増大する。これにより、同期引
込み時間が短縮される。つまり、非線形素子10を用い
た増幅器9において、LPF3がらの出力電圧Voと基
準電圧Vrefとの電圧差により利得Gを可変させてい
るので、基準信号入力時と継続時とでの増幅器9の利得
可変がスムーズに行なわれるものである。
発明の効果
本発明は、上述したように構成したので、請求環1記載
の発明によれば、増幅器がローバスフィルタからの出力
電圧と基準電圧との電圧差により利得が可変されるため
、増幅器の利得切換えがスイッチによらず行なわれ、利
得可変時に電圧制御発振器に対する入力電圧が不連続又
は大きなリップルを含むものとなるようなことがなく、
PLL系を不安定にすることがなく、特に、請求項2記
載の発明によれば、非線形素子を用いた増幅器としたの
で、そのインピーダンス変化を利用し、位相比較器に対
する基準信号が継続している場合であれば非線形素子の
インピーダンス増大により増幅器の利得を低くして安定
したPLL系とし、基準信号が断状態から再入力する時
には非線形素子のインピーダンス減少によりその利得を
増大させて引込み時間を短縮させることができるもので
あ番ハ光書込み装置等の画素クロック生成用等に活用で
きる。
の発明によれば、増幅器がローバスフィルタからの出力
電圧と基準電圧との電圧差により利得が可変されるため
、増幅器の利得切換えがスイッチによらず行なわれ、利
得可変時に電圧制御発振器に対する入力電圧が不連続又
は大きなリップルを含むものとなるようなことがなく、
PLL系を不安定にすることがなく、特に、請求項2記
載の発明によれば、非線形素子を用いた増幅器としたの
で、そのインピーダンス変化を利用し、位相比較器に対
する基準信号が継続している場合であれば非線形素子の
インピーダンス増大により増幅器の利得を低くして安定
したPLL系とし、基準信号が断状態から再入力する時
には非線形素子のインピーダンス減少によりその利得を
増大させて引込み時間を短縮させることができるもので
あ番ハ光書込み装置等の画素クロック生成用等に活用で
きる。
第1図は本発明の一実施例を示すブロック図、第2図は
非線形素子の電圧−電流特性図、第3図は従来例を示す
ブロック図、第4図はレーザプリンタ適用例を示す光書
込み部の斜視図、第5図はタイミングチャートである。 2・・・位相比較器、3・・・ローバスフィルタ、5・
・・電圧制御発振器、6・・・分周器、9・・・増幅器
、i。 ・・・非線形素子
非線形素子の電圧−電流特性図、第3図は従来例を示す
ブロック図、第4図はレーザプリンタ適用例を示す光書
込み部の斜視図、第5図はタイミングチャートである。 2・・・位相比較器、3・・・ローバスフィルタ、5・
・・電圧制御発振器、6・・・分周器、9・・・増幅器
、i。 ・・・非線形素子
Claims (1)
- 【特許請求の範囲】 1、位相比較器とローバスフィルタと電圧制御発振器と
分周器とをループ接続したPLL回路において、前記ロ
ーバスフィルタと前記電圧制御発振器との間に前記ロー
バスフィルタからの出力電圧と基準電圧との電圧差によ
り利得が可変される増幅器を接続したことを特徴とする
PLL回路。 2、増幅器が、ローバスフィルタからの出力電圧の入力
部に非線形素子を持つことを特徴とする請求項1記載の
PLL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1002323A JPH02182030A (ja) | 1989-01-09 | 1989-01-09 | Pll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1002323A JPH02182030A (ja) | 1989-01-09 | 1989-01-09 | Pll回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02182030A true JPH02182030A (ja) | 1990-07-16 |
Family
ID=11526111
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1002323A Pending JPH02182030A (ja) | 1989-01-09 | 1989-01-09 | Pll回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02182030A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03120131U (ja) * | 1990-03-19 | 1991-12-10 |
-
1989
- 1989-01-09 JP JP1002323A patent/JPH02182030A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03120131U (ja) * | 1990-03-19 | 1991-12-10 |
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