JPH02182030A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH02182030A JPH02182030A JP1002323A JP232389A JPH02182030A JP H02182030 A JPH02182030 A JP H02182030A JP 1002323 A JP1002323 A JP 1002323A JP 232389 A JP232389 A JP 232389A JP H02182030 A JPH02182030 A JP H02182030A
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- 238000010586 diagram Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 108091008695 photoreceptors Proteins 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
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Landscapes
- Laser Beam Printer (AREA)
- Mechanical Optical Scanning Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、多点同期方式の光走査装置等において例えば
画素クロック生成用に用いられるＰＬＬ回路に関する。
画素クロック生成用に用いられるＰＬＬ回路に関する。
従来の技術
第３図に従来のＰＬＬ （フェーズ・ロックド・ループ
）回路を示す。ＰＬＬ回路１は、基本的には、周知のよ
うに、位相比較器（ＰＤ）２と、ローバスフィルタ（Ｌ
ＰＦ）３と、増幅器（ＡＭＰ）４と、電圧制御発振器（
ＶＣＯ）５とを直列接続し、ＶＣＯ５とＰＤ２との間を
分周比１／Ｎの分周器（ＤＩＶ）６により帰還接続して
ループ構成してなる。このような構成において、ＰＤ２
は基準入力信号ＳｒとＤＩＶ６によりｌ／Ｎに分周され
たＶＣＯ５の帰還信号Ｓｆとが入力される。ＰＤ２はこ
のような両信号の位相差に応じた電圧を出力し、ＬＰＦ
３により平滑化する。平滑化されたＬＰＦ３からの出力
はＡＭＰ４により増幅され、ＶＣＯ５に入力される。Ｖ
ＣＯ５はその出力ｆｏ、即ち、ｌ／Ｎ分周された帰還信
号Ｓｆが基準入力信号Ｓｒに位相同期するように、入力
電圧Ｖｉｎの値によりその発振周波数が制御される。
）回路を示す。ＰＬＬ回路１は、基本的には、周知のよ
うに、位相比較器（ＰＤ）２と、ローバスフィルタ（Ｌ
ＰＦ）３と、増幅器（ＡＭＰ）４と、電圧制御発振器（
ＶＣＯ）５とを直列接続し、ＶＣＯ５とＰＤ２との間を
分周比１／Ｎの分周器（ＤＩＶ）６により帰還接続して
ループ構成してなる。このような構成において、ＰＤ２
は基準入力信号ＳｒとＤＩＶ６によりｌ／Ｎに分周され
たＶＣＯ５の帰還信号Ｓｆとが入力される。ＰＤ２はこ
のような両信号の位相差に応じた電圧を出力し、ＬＰＦ
３により平滑化する。平滑化されたＬＰＦ３からの出力
はＡＭＰ４により増幅され、ＶＣＯ５に入力される。Ｖ
ＣＯ５はその出力ｆｏ、即ち、ｌ／Ｎ分周された帰還信
号Ｓｆが基準入力信号Ｓｒに位相同期するように、入力
電圧Ｖｉｎの値によりその発振周波数が制御される。
このようなＰＬＬ回路回路上例えば第４図に示すような
レーザプリンタ等の光書込み装置において、画素クロッ
ク生成用に用いられる。この光書込み方式は、例えば特
開昭６０−１０９６６７号公報等に示されるように、グ
レーティング（スリット、グリッド又はスケールとも称
される）を用いて画素クロックを発生させる多点同期方
式のものである。まず、画素信号により変調されて記録
用レーザビームＰ８ を射出する記録用半導体レーザ
１１が設けられている。このビームＰ、は回転するポリ
ゴンミラー１２の１面により偏向され、ｆθレンズ１３
を通った後、ミラー１４により反射されて感光体１５上
に結像され、走査ライン１６で示すうな記録走査が行な
われる。一方、記録用半導体レーザ１１とは別に同期用
半導体レーザ１７が設けられている。このレーザＩ７か
ら射出された同期用レーザビームＰ３はポリゴンミラー
１２の同一反射面上においてビームＰ、に対しある間隔
離れた位置（主走査方向では同一位置）に入射され、ビ
ームＰ、 と同様にｆθレンズ１３に入射する。ｆｅ
レンズ１３透過後は上下位置が異なることにより、ビー
ムＰ５ はミラー１４上を通過し、感光体１５と光学的
に等価な位置に位置させたグレーティング１８を走査す
る。このグレーティング１８の等側部分を通過した同期
用ビームＰ、はレンズアレイ１９により複数、例えば４
個の受光素子２０ａ〜２０ｄに順次集光結像され、これ
らの受光素子２０ａ〜２０ｄから、ＰＬＬ回路１に対し
基準パルス信号（基準入力信号） Ｓｒが発生する。よ
り詳細には、受光素子２０により受光され光電変換され
た受光信号は各々増幅された後、加算回路により加算処
理される。これにより、グレーティング１８の明暗配列
に従う走査長全域に渡るパルス列（基準パルス）信号と
なり、必要に応じて波形整形された後、ＰＬＬ回路回路
上り処理されて画素グロックが出力信号ｆｏとして生成
される。
レーザプリンタ等の光書込み装置において、画素クロッ
ク生成用に用いられる。この光書込み方式は、例えば特
開昭６０−１０９６６７号公報等に示されるように、グ
レーティング（スリット、グリッド又はスケールとも称
される）を用いて画素クロックを発生させる多点同期方
式のものである。まず、画素信号により変調されて記録
用レーザビームＰ８ を射出する記録用半導体レーザ
１１が設けられている。このビームＰ、は回転するポリ
ゴンミラー１２の１面により偏向され、ｆθレンズ１３
を通った後、ミラー１４により反射されて感光体１５上
に結像され、走査ライン１６で示すうな記録走査が行な
われる。一方、記録用半導体レーザ１１とは別に同期用
半導体レーザ１７が設けられている。このレーザＩ７か
ら射出された同期用レーザビームＰ３はポリゴンミラー
１２の同一反射面上においてビームＰ、に対しある間隔
離れた位置（主走査方向では同一位置）に入射され、ビ
ームＰ、 と同様にｆθレンズ１３に入射する。ｆｅ
レンズ１３透過後は上下位置が異なることにより、ビー
ムＰ５ はミラー１４上を通過し、感光体１５と光学的
に等価な位置に位置させたグレーティング１８を走査す
る。このグレーティング１８の等側部分を通過した同期
用ビームＰ、はレンズアレイ１９により複数、例えば４
個の受光素子２０ａ〜２０ｄに順次集光結像され、これ
らの受光素子２０ａ〜２０ｄから、ＰＬＬ回路１に対し
基準パルス信号（基準入力信号） Ｓｒが発生する。よ
り詳細には、受光素子２０により受光され光電変換され
た受光信号は各々増幅された後、加算回路により加算処
理される。これにより、グレーティング１８の明暗配列
に従う走査長全域に渡るパルス列（基準パルス）信号と
なり、必要に応じて波形整形された後、ＰＬＬ回路回路
上り処理されて画素グロックが出力信号ｆｏとして生成
される。
このように、ＰＬＬ回路回路上素クロック生成用に用い
るとＰＤ２に入力する基準入力信号Ｓｒは第５図に示す
ように、グレーティング１８の走査時と非走査時とで不
連続となる。この時、ＶＣＯ５の入力電圧は、基準入力
信号Ｓｒの継続状態と断状態との境目で大きなリップル
を生ずる。、このようなＶＣＯ５の入力電圧のリップル
は、ある時間で定常値に落ち着く。この定常値でＰＬＬ
回路回路口ックしく第５図中、１ｐはＰＬＬ回路回路口
ックするまでに要する時間を示す）、その出力ｆｏは基
準入力信号Ｓｒに同期したものとなる。
るとＰＤ２に入力する基準入力信号Ｓｒは第５図に示す
ように、グレーティング１８の走査時と非走査時とで不
連続となる。この時、ＶＣＯ５の入力電圧は、基準入力
信号Ｓｒの継続状態と断状態との境目で大きなリップル
を生ずる。、このようなＶＣＯ５の入力電圧のリップル
は、ある時間で定常値に落ち着く。この定常値でＰＬＬ
回路回路口ックしく第５図中、１ｐはＰＬＬ回路回路口
ックするまでに要する時間を示す）、その出力ｆｏは基
準入力信号Ｓｒに同期したものとなる。
このようにＰＬＬ回路１がロックするまでに要する時間
し、はＰ Ｌ Ｌ回路ｌのループ利得に関係し、ループ
利得が大きいほど、この時間が短くなる。
し、はＰ Ｌ Ｌ回路ｌのループ利得に関係し、ループ
利得が大きいほど、この時間が短くなる。
しかし、ループ利得を大きくすると、ノイズに弱（なっ
てＰＬＬ系が不安定なものとなる。
てＰＬＬ系が不安定なものとなる。
そこで、従来にあっては、特開昭６３−９７０１５号公
報に示されるように、ＡＭＰ４の利得をスイッチにより
切換えるようにしたものがある。
報に示されるように、ＡＭＰ４の利得をスイッチにより
切換えるようにしたものがある。
即ち、第３図に示すように基準信号検出回路７より基準
入力信号Ｓｒの有無を検出し、その結果により利得可変
のＡＭＰ４の利得をスイッチ切換えするようにしている
。より具体的には、Ｐ Ｉ） ２に対し基準入力信号Ｓ
ｒが入ツノし始めた時点と基準入力信号Ｓｒが継続して
いる間とで切換えるものである。
入力信号Ｓｒの有無を検出し、その結果により利得可変
のＡＭＰ４の利得をスイッチ切換えするようにしている
。より具体的には、Ｐ Ｉ） ２に対し基準入力信号Ｓ
ｒが入ツノし始めた時点と基準入力信号Ｓｒが継続して
いる間とで切換えるものである。
発明が解決しようとする課題
しかし、ＡＭＰ４の利得切換えがスイッチにより行なわ
れるため、その切換え時点でのＶＣＯ５の入力電圧が不
連続又は大きなリップル成分を持つものとなり、ＰＬＬ
系が不安定となり、かえって特性が悪くなってしまう。
れるため、その切換え時点でのＶＣＯ５の入力電圧が不
連続又は大きなリップル成分を持つものとなり、ＰＬＬ
系が不安定となり、かえって特性が悪くなってしまう。
課題を解決するための手段
請求項１記載の発明では、位相比較器とローバスフイル
タと電圧制御発振器と分周器とをループ接続したＰＬＬ
回路において、前記ローバスフィルタと前記電圧制御発
振器との間に前記ローバスフィルタからの出力電圧と基
準電圧との電圧差により利得が可変される増幅器を接続
した。
タと電圧制御発振器と分周器とをループ接続したＰＬＬ
回路において、前記ローバスフィルタと前記電圧制御発
振器との間に前記ローバスフィルタからの出力電圧と基
準電圧との電圧差により利得が可変される増幅器を接続
した。
さらには、請求項２記載の発明では、請求項１記載の発
明において、増幅器を、ローバスフィルタからの出力電
圧の入力部に非線形素子を持つものとした。
明において、増幅器を、ローバスフィルタからの出力電
圧の入力部に非線形素子を持つものとした。
作用
増幅器がローバスフィルタからの出力電圧と基準電圧と
の電圧差により利得が可変されるものであり、利得切換
えがスイッチによらないため、可変時に電圧制御発振器
に対する入力電圧が不連続又は大きなリップルを含むも
のとなるようなことはない。
の電圧差により利得が可変されるものであり、利得切換
えがスイッチによらないため、可変時に電圧制御発振器
に対する入力電圧が不連続又は大きなリップルを含むも
のとなるようなことはない。
特に、請求項２記載の発明のように、非線形素子を用い
た増幅器とすれば、位相比較器に対する基準信号が継続
している場合であれば非線形素子のインビーダタンスが
大きくなることにより、増幅器の利得を低くして安定し
たＰＬＬ系とし、基準信号が断状態から再入力する時に
は非線形素子のインビーダタンスが小さくなることによ
りその利得を増大させて引込み時間を短縮させることが
できるものとなる。
た増幅器とすれば、位相比較器に対する基準信号が継続
している場合であれば非線形素子のインビーダタンスが
大きくなることにより、増幅器の利得を低くして安定し
たＰＬＬ系とし、基準信号が断状態から再入力する時に
は非線形素子のインビーダタンスが小さくなることによ
りその利得を増大させて引込み時間を短縮させることが
できるものとなる。
実施例
本発明の一実施例を第１図及び第２図に基づいて説明す
る。第３図ないし第５図で示した部分と同一部分は同一
符号を用いて示す。本実施例も、ＰＬＬ回路ｌとしての
基本構成に従い、ＰＤ２、ＬＰＦ３、ＶＣＯ５及びＤＩ
Ｖ６によるループ回路を含むが、ＬＰＦ３とＶＣＯ５と
の間に、ボルテージフォロワ８とともに増幅器９が接続
されている。この増幅器９は、−２十入力端子を持つ演
算増幅器からなり、ＬＰＦ３からの出力電圧Ｖ。
る。第３図ないし第５図で示した部分と同一部分は同一
符号を用いて示す。本実施例も、ＰＬＬ回路ｌとしての
基本構成に従い、ＰＤ２、ＬＰＦ３、ＶＣＯ５及びＤＩ
Ｖ６によるループ回路を含むが、ＬＰＦ３とＶＣＯ５と
の間に、ボルテージフォロワ８とともに増幅器９が接続
されている。この増幅器９は、−２十入力端子を持つ演
算増幅器からなり、ＬＰＦ３からの出力電圧Ｖ。
用の一入力端子には入力抵抗Ｒ１が非線形素子１０とと
もに接続されている。また、十入力端子には基準電圧Ｖ
ｒｅｆが入力されている。肌は帰還抵抗である。ここに
、非線形素子Ｚは例えば第２図に示すような電圧−電流
特性を持つもので、バリスタ、ダイオード等が用いられ
る。
もに接続されている。また、十入力端子には基準電圧Ｖ
ｒｅｆが入力されている。肌は帰還抵抗である。ここに
、非線形素子Ｚは例えば第２図に示すような電圧−電流
特性を持つもので、バリスタ、ダイオード等が用いられ
る。
このような構成において、まず、基準入力信号Ｓｒと帰
還信号Ｓｆどの位相差に応じたＰＤ２からの電圧信号が
ＬＰＦ３により平滑化された後、ボルテージフォロワ８
により電圧Ｖｏとなる。そして、増幅器９を経て増幅さ
れた後、ＶｉｎとしてＶＣＯ５に入力されるが、このＶ
ＣＯ５の入力電圧Ｖｉｎは、非線形素子１０のインピー
ダンスをＺとすると、 となる。よって、増幅器９の利得Ｇは、Ｇ＝Ｒ，／
（Ｒ，＋Ｚ） となる。この結果、基準入力信号ＳｒがＰＤ２に継続的
に入力してＬＰＦ３出力に第５図に示したような大きな
リップルがなく非線形素子１０の端子間電圧Ｖｚが、
Ｖｚｌ≦Ｖａとなる時、非線形素子ＩＯのインピーダン
スＺが大きくなり、増幅器９の利得Ｇが小さくなり、ノ
イズに強い安定したＰ Ｌ Ｌ系となる。次に、基準入
力信号Ｓｒが断状態から再び入力した時点で、電圧Ｖｏ
に大きなリップルが生ずると、１Ｖｚｌ）Ｖａとなり、
非線形素子１０のインピーダンスＺは小さくなる。この
結果、増幅器９の利得が増大する。これにより、同期引
込み時間が短縮される。つまり、非線形素子１０を用い
た増幅器９において、ＬＰＦ３がらの出力電圧Ｖｏと基
準電圧Ｖｒｅｆとの電圧差により利得Ｇを可変させてい
るので、基準信号入力時と継続時とでの増幅器９の利得
可変がスムーズに行なわれるものである。
還信号Ｓｆどの位相差に応じたＰＤ２からの電圧信号が
ＬＰＦ３により平滑化された後、ボルテージフォロワ８
により電圧Ｖｏとなる。そして、増幅器９を経て増幅さ
れた後、ＶｉｎとしてＶＣＯ５に入力されるが、このＶ
ＣＯ５の入力電圧Ｖｉｎは、非線形素子１０のインピー
ダンスをＺとすると、 となる。よって、増幅器９の利得Ｇは、Ｇ＝Ｒ，／
（Ｒ，＋Ｚ） となる。この結果、基準入力信号ＳｒがＰＤ２に継続的
に入力してＬＰＦ３出力に第５図に示したような大きな
リップルがなく非線形素子１０の端子間電圧Ｖｚが、
Ｖｚｌ≦Ｖａとなる時、非線形素子ＩＯのインピーダン
スＺが大きくなり、増幅器９の利得Ｇが小さくなり、ノ
イズに強い安定したＰ Ｌ Ｌ系となる。次に、基準入
力信号Ｓｒが断状態から再び入力した時点で、電圧Ｖｏ
に大きなリップルが生ずると、１Ｖｚｌ）Ｖａとなり、
非線形素子１０のインピーダンスＺは小さくなる。この
結果、増幅器９の利得が増大する。これにより、同期引
込み時間が短縮される。つまり、非線形素子１０を用い
た増幅器９において、ＬＰＦ３がらの出力電圧Ｖｏと基
準電圧Ｖｒｅｆとの電圧差により利得Ｇを可変させてい
るので、基準信号入力時と継続時とでの増幅器９の利得
可変がスムーズに行なわれるものである。
発明の効果
本発明は、上述したように構成したので、請求環１記載
の発明によれば、増幅器がローバスフィルタからの出力
電圧と基準電圧との電圧差により利得が可変されるため
、増幅器の利得切換えがスイッチによらず行なわれ、利
得可変時に電圧制御発振器に対する入力電圧が不連続又
は大きなリップルを含むものとなるようなことがなく、
ＰＬＬ系を不安定にすることがなく、特に、請求項２記
載の発明によれば、非線形素子を用いた増幅器としたの
で、そのインピーダンス変化を利用し、位相比較器に対
する基準信号が継続している場合であれば非線形素子の
インピーダンス増大により増幅器の利得を低くして安定
したＰＬＬ系とし、基準信号が断状態から再入力する時
には非線形素子のインピーダンス減少によりその利得を
増大させて引込み時間を短縮させることができるもので
あ番ハ光書込み装置等の画素クロック生成用等に活用で
きる。
の発明によれば、増幅器がローバスフィルタからの出力
電圧と基準電圧との電圧差により利得が可変されるため
、増幅器の利得切換えがスイッチによらず行なわれ、利
得可変時に電圧制御発振器に対する入力電圧が不連続又
は大きなリップルを含むものとなるようなことがなく、
ＰＬＬ系を不安定にすることがなく、特に、請求項２記
載の発明によれば、非線形素子を用いた増幅器としたの
で、そのインピーダンス変化を利用し、位相比較器に対
する基準信号が継続している場合であれば非線形素子の
インピーダンス増大により増幅器の利得を低くして安定
したＰＬＬ系とし、基準信号が断状態から再入力する時
には非線形素子のインピーダンス減少によりその利得を
増大させて引込み時間を短縮させることができるもので
あ番ハ光書込み装置等の画素クロック生成用等に活用で
きる。
第１図は本発明の一実施例を示すブロック図、第２図は
非線形素子の電圧−電流特性図、第３図は従来例を示す
ブロック図、第４図はレーザプリンタ適用例を示す光書
込み部の斜視図、第５図はタイミングチャートである。 ２・・・位相比較器、３・・・ローバスフィルタ、５・
・・電圧制御発振器、６・・・分周器、９・・・増幅器
、ｉ。 ・・・非線形素子
非線形素子の電圧−電流特性図、第３図は従来例を示す
ブロック図、第４図はレーザプリンタ適用例を示す光書
込み部の斜視図、第５図はタイミングチャートである。 ２・・・位相比較器、３・・・ローバスフィルタ、５・
・・電圧制御発振器、６・・・分周器、９・・・増幅器
、ｉ。 ・・・非線形素子
Claims (1)
- 【特許請求の範囲】 １、位相比較器とローバスフィルタと電圧制御発振器と
分周器とをループ接続したＰＬＬ回路において、前記ロ
ーバスフィルタと前記電圧制御発振器との間に前記ロー
バスフィルタからの出力電圧と基準電圧との電圧差によ
り利得が可変される増幅器を接続したことを特徴とする
ＰＬＬ回路。 ２、増幅器が、ローバスフィルタからの出力電圧の入力
部に非線形素子を持つことを特徴とする請求項１記載の
ＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1002323A JPH02182030A (ja) | 1989-01-09 | 1989-01-09 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1002323A JPH02182030A (ja) | 1989-01-09 | 1989-01-09 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02182030A true JPH02182030A (ja) | 1990-07-16 |
Family
ID=11526111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1002323A Pending JPH02182030A (ja) | 1989-01-09 | 1989-01-09 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02182030A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03120131U (ja) * | 1990-03-19 | 1991-12-10 |
-
1989
- 1989-01-09 JP JP1002323A patent/JPH02182030A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03120131U (ja) * | 1990-03-19 | 1991-12-10 |
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