JPH02181426A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
この発明は半導体装置の製造方法に関する。さらに詳し
くは、高融点ゲート[極を用いたMOS型半導体素子を
有する半導体装置の製造方法に関する。
くは、高融点ゲート[極を用いたMOS型半導体素子を
有する半導体装置の製造方法に関する。
(ロ)従来の技術および課題
集積度の高いMOS型半導体素子を形成する半導体装置
例えばVLS I等の製造においては、最近、素子の微
細化と共にゲート電極配線、ソース・ドレイン部を低抵
抗化する必要性が生じる。この低抵抗化の1つの方法と
して融点が高くかつ比抵抗がより小さい電極材料である
タングステン(W)を、選択成長法によりゲート部およ
びソース・ドレイン部に自己整合的に張り付け、低抵抗
化する技術がある。
例えばVLS I等の製造においては、最近、素子の微
細化と共にゲート電極配線、ソース・ドレイン部を低抵
抗化する必要性が生じる。この低抵抗化の1つの方法と
して融点が高くかつ比抵抗がより小さい電極材料である
タングステン(W)を、選択成長法によりゲート部およ
びソース・ドレイン部に自己整合的に張り付け、低抵抗
化する技術がある。
しかし上記方法には下記する大きな問題がある。
すなわち、
■ 高温熱処理工程(13PSGリフロー、950〜1
000℃)を行ったときに、タングステン膜とシリコン
半導体基板との界面にタングステンシリケイト(WSi
、)層が形成され、ゲート絶縁膜破壊、ソース・ドレイ
ン部の接続リーク増大等が生じること、 ■ コンタクトホール形成、Al−8i配線形成を行っ
た後に、440℃程度のシンタリングを行うが、このと
きAIとWが反応しA1のSi貫き抜けに対するバリア
性が劣化すること、 ■ 絶縁膜(NSC/BPSG膜)を堆積し熱処理を行
うと、酸化性雰囲気にあるためW/NSG界面にWO8
膜が形成される。このWO8膜は高温で不安定であり分
解し易く、そのためW/NSG界面に空隙が形成され、
W/N S G膜の密着性が悪くなり、特性が不安定に
なること、等である。
000℃)を行ったときに、タングステン膜とシリコン
半導体基板との界面にタングステンシリケイト(WSi
、)層が形成され、ゲート絶縁膜破壊、ソース・ドレイ
ン部の接続リーク増大等が生じること、 ■ コンタクトホール形成、Al−8i配線形成を行っ
た後に、440℃程度のシンタリングを行うが、このと
きAIとWが反応しA1のSi貫き抜けに対するバリア
性が劣化すること、 ■ 絶縁膜(NSC/BPSG膜)を堆積し熱処理を行
うと、酸化性雰囲気にあるためW/NSG界面にWO8
膜が形成される。このWO8膜は高温で不安定であり分
解し易く、そのためW/NSG界面に空隙が形成され、
W/N S G膜の密着性が悪くなり、特性が不安定に
なること、等である。
この発明はかかる状況に鑑みなされたものであり、耐熱
性を有し、A1・Si膜に対するバリア性を向上し、か
つNSC/BPSG絶縁膜形成が容易になりうる半導体
装置の製造方法を提供しようとするものである。
性を有し、A1・Si膜に対するバリア性を向上し、か
つNSC/BPSG絶縁膜形成が容易になりうる半導体
装置の製造方法を提供しようとするものである。
(ハ)課題を解決するための手段
かくしてこの発明によれば、シリコン半導体基板に予め
ゲート部およびソース・ドレイン部を設け、次いでこれ
らのゲート部表面およびソース・ドレイン部表面にタン
グステン膜を選択形成させた後、この半導体基板をアン
モニアガス中でアニーリング処理することにより、上記
タングステン膜を窒化処理することを特徴とする半導体
装置の製造方法が提供される。
ゲート部およびソース・ドレイン部を設け、次いでこれ
らのゲート部表面およびソース・ドレイン部表面にタン
グステン膜を選択形成させた後、この半導体基板をアン
モニアガス中でアニーリング処理することにより、上記
タングステン膜を窒化処理することを特徴とする半導体
装置の製造方法が提供される。
この発明においては、所定の導電型不純物がドーピング
されたシリコン(Si)基板に、予めゲート部およびソ
ース・ドレイン部が設けられた半導体基板が用いられる
。この半導体基板のゲート部およびソース・ドレイン部
の形成は、当該分野で公知の方法により設けられる。
されたシリコン(Si)基板に、予めゲート部およびソ
ース・ドレイン部が設けられた半導体基板が用いられる
。この半導体基板のゲート部およびソース・ドレイン部
の形成は、当該分野で公知の方法により設けられる。
この発明において、上記基板上のゲート部およびソース
・ドレイン部表面には、タングステン膜が自己整合的に
選択形成される。このタングステン膜の選択形成は例え
ばCVD法、スパッタリング法等当該分野で公知の方法
を用いて形成することができる。CVD法による場合は
、例えば5il14とWF、とを用いて400〜500
℃で行うことができる。上記タングステン膜は、その膜
厚が500Å以上に形成される。これ以下の場合は所定
の低抵抗化が図れない点で好ましくない。
・ドレイン部表面には、タングステン膜が自己整合的に
選択形成される。このタングステン膜の選択形成は例え
ばCVD法、スパッタリング法等当該分野で公知の方法
を用いて形成することができる。CVD法による場合は
、例えば5il14とWF、とを用いて400〜500
℃で行うことができる。上記タングステン膜は、その膜
厚が500Å以上に形成される。これ以下の場合は所定
の低抵抗化が図れない点で好ましくない。
この発明において、上記のごとくタングステン膜が選択
形成された半導体基板は、アニーリング処理に付される
。この発明において該処理は酸素を排除したアンモニア
ガス雰囲気中で所定温度、所定時間にて行われる。上記
温度としては700’C以上、ことに800〜900℃
が好ましい。この加熱炉としては電気炉、グラファイト
ヒータ炉、ランプ加熱炉が用いられるが、なかでもラン
プ加熱炉は瞬時加熱が行われ酸素の巻き込み防止に有効
であり、高品質の窒化タングステンがタングステン膜表
面および線膜とシリコン基板との界面に形成されるので
好ましい。また加熱時間としてはl−10分程度が挙げ
られる。
形成された半導体基板は、アニーリング処理に付される
。この発明において該処理は酸素を排除したアンモニア
ガス雰囲気中で所定温度、所定時間にて行われる。上記
温度としては700’C以上、ことに800〜900℃
が好ましい。この加熱炉としては電気炉、グラファイト
ヒータ炉、ランプ加熱炉が用いられるが、なかでもラン
プ加熱炉は瞬時加熱が行われ酸素の巻き込み防止に有効
であり、高品質の窒化タングステンがタングステン膜表
面および線膜とシリコン基板との界面に形成されるので
好ましい。また加熱時間としてはl−10分程度が挙げ
られる。
以上のごとく上記アンモニア雰囲気中でアニーング処理
された半導体基板のタングステン膜上には、当該分野で
公知の方法により、通常の層間絶縁膜(13PSG/N
SC等)の堆積が行われ、次いで所定のコンタクトホー
ルの形成およびAI・Si等による配線の形成が行われ
る。
された半導体基板のタングステン膜上には、当該分野で
公知の方法により、通常の層間絶縁膜(13PSG/N
SC等)の堆積が行われ、次いで所定のコンタクトホー
ルの形成およびAI・Si等による配線の形成が行われ
る。
(ニ)作用
この発明によれば、シリコン半導体基板に予め形成され
たゲート部およびソース・ドレイン部表面に、タングス
テン膜を選択形成させた後、この半導体基板をアンモニ
アガス中でアニーリング処理することにより、上記タン
グステン膜中をアンモニアガスが拡散して、該タングス
テン膜表面および線膜とシリコン半導体基板との界面に
は、タングステンの窒化膜が生成されることとなる。こ
のタングステンの窒化膜は耐熱性、耐酸化性に優れてい
るので、これ以後の高温処理の際、タングステン膜とシ
リコン基板界面でのシリサイド層の形成が抑制されるこ
ととなる。
たゲート部およびソース・ドレイン部表面に、タングス
テン膜を選択形成させた後、この半導体基板をアンモニ
アガス中でアニーリング処理することにより、上記タン
グステン膜中をアンモニアガスが拡散して、該タングス
テン膜表面および線膜とシリコン半導体基板との界面に
は、タングステンの窒化膜が生成されることとなる。こ
のタングステンの窒化膜は耐熱性、耐酸化性に優れてい
るので、これ以後の高温処理の際、タングステン膜とシ
リコン基板界面でのシリサイド層の形成が抑制されるこ
ととなる。
以下実施例によりこの発明の詳細な説明するが、これに
よりこの発明は限定されるものではない。
よりこの発明は限定されるものではない。
(ホ)実施例
実施例!
まず、シリコンにホウ素をドープしたP型の半導体基板
1を高温の酸化雰囲気中にさらして酸化シリコン(絶縁
膜2)を成長させた。次にこの絶縁膜2上に、CVD法
により多結晶ポリシリコン層3を堆積し、この堆積層を
反応性イオンエッヂフグ法により、所定形状にエツチン
グした後、ホトリソグラフの手法により、絶縁膜からな
るザイドウォール4をこの多結晶ポリシリコン層3の側
周に残存形成し、この層3を設けた半導体基板I上方か
らAs(ヒ素イオン)をイオン照射して、ゲート電極部
5、ソース6およびドレイン7を形成した(第1図(a
))。
1を高温の酸化雰囲気中にさらして酸化シリコン(絶縁
膜2)を成長させた。次にこの絶縁膜2上に、CVD法
により多結晶ポリシリコン層3を堆積し、この堆積層を
反応性イオンエッヂフグ法により、所定形状にエツチン
グした後、ホトリソグラフの手法により、絶縁膜からな
るザイドウォール4をこの多結晶ポリシリコン層3の側
周に残存形成し、この層3を設けた半導体基板I上方か
らAs(ヒ素イオン)をイオン照射して、ゲート電極部
5、ソース6およびドレイン7を形成した(第1図(a
))。
次に上記半導体基板1をCVD装置に入れ、該基板1の
ゲート電極部5、ソース6およびドレイン7上に、厚さ
1000人のタングステン(W)膜8を自己整合的に選
択成長させた(第1図(b))。
ゲート電極部5、ソース6およびドレイン7上に、厚さ
1000人のタングステン(W)膜8を自己整合的に選
択成長させた(第1図(b))。
次に上記半導体基板Iを、ランプ加熱炉に入れ酸素を排
除してアンモニアガス(N H、’)雰囲気中で800
〜900℃で10分間アニーリング処理に付した。これ
によりタングステン膜の表面および該タングステン膜と
シリコン基板1との界面には、窒化タングステン(W−
N)膜が形成された(第1図(C))。
除してアンモニアガス(N H、’)雰囲気中で800
〜900℃で10分間アニーリング処理に付した。これ
によりタングステン膜の表面および該タングステン膜と
シリコン基板1との界面には、窒化タングステン(W−
N)膜が形成された(第1図(C))。
次に上記半導体基板IをCVD装置に入れ、常圧で絶縁
膜(NSC/BPSG)9を堆積し、950〜1000
℃の電気炉中で窒素ガス雰囲気にて30分間平坦化処理
した(第1図(d))後、コンタクトホールを形成し次
いでAl−5i配線を施しく第1図(e乃、最後に44
0℃程度の水素ガス雰囲気中で30分間シンタリングを
行って、M OS −F E T半導体素子を得た。
膜(NSC/BPSG)9を堆積し、950〜1000
℃の電気炉中で窒素ガス雰囲気にて30分間平坦化処理
した(第1図(d))後、コンタクトホールを形成し次
いでAl−5i配線を施しく第1図(e乃、最後に44
0℃程度の水素ガス雰囲気中で30分間シンタリングを
行って、M OS −F E T半導体素子を得た。
以上の工程を経て製造された半導体装置は、以下に示す
特徴を有していた。
特徴を有していた。
■ 1000℃程度の高温熱処理を行っても、タングス
テンとシリコンとの相互拡散が抑制され、シリサイド層
が形成されていない。
テンとシリコンとの相互拡散が抑制され、シリサイド層
が形成されていない。
■ A1Siを堆積して440℃程度の熱処理を行って
も、AIとタングステンとの反応が防止され、タングス
テン膜のバリア性が向上している。
も、AIとタングステンとの反応が防止され、タングス
テン膜のバリア性が向上している。
■ またタングステン膜上に常圧CVDによりNSC膜
(400℃前後)を形成するとき、酸化性雰囲気にあっ
てもタングステン膜に形成されるW・N層により酸化反
応が防止され、W/NSC界面の特性が安定になる。
(400℃前後)を形成するとき、酸化性雰囲気にあっ
てもタングステン膜に形成されるW・N層により酸化反
応が防止され、W/NSC界面の特性が安定になる。
(へ)発明の効果
この発明によれば、耐熱性を有し、Al−9i膜に対す
るバリア性を向上し、かつNSG/BPSG等の層間絶
縁膜形成が容品にでき、安定した電流特性を有する半導
体装置を提供することができる。
るバリア性を向上し、かつNSG/BPSG等の層間絶
縁膜形成が容品にでき、安定した電流特性を有する半導
体装置を提供することができる。
第1図は、この発明の一例の半導体装置の製造方法を、
断面概略図により説明する工程説明図である。 l・・・・・・シリコン半導体基板、 2・・・・・・酸化シリコン(絶縁膜)、3・・・・・
・多結晶ポリシリコン層、4・・・・・・サイドウオー
ル、 5・・・・・・ゲート電極部、 6・・・・・・ソー
ス、7・・・・・・ドレイン、 8・・・・・・
タングステン膜、9・・・・・・絶縁膜(NSG/BP
SG)。 (a) 1111 図 (b) (C)
断面概略図により説明する工程説明図である。 l・・・・・・シリコン半導体基板、 2・・・・・・酸化シリコン(絶縁膜)、3・・・・・
・多結晶ポリシリコン層、4・・・・・・サイドウオー
ル、 5・・・・・・ゲート電極部、 6・・・・・・ソー
ス、7・・・・・・ドレイン、 8・・・・・・
タングステン膜、9・・・・・・絶縁膜(NSG/BP
SG)。 (a) 1111 図 (b) (C)
Claims (1)
- 1、シリコン半導体基板に予めゲート部およびソース・
ドレイン部を設け、次いでこれらのゲート部表面および
ソース・ドレイン部表面にタングステン膜を選択形成さ
せた後、この半導体基板をアンモニアガス中でアニーリ
ング処理することにより、上記タングステン膜を窒化処
理することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP149689A JPH02181426A (ja) | 1989-01-06 | 1989-01-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP149689A JPH02181426A (ja) | 1989-01-06 | 1989-01-06 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02181426A true JPH02181426A (ja) | 1990-07-16 |
Family
ID=11503068
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP149689A Pending JPH02181426A (ja) | 1989-01-06 | 1989-01-06 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02181426A (ja) |
-
1989
- 1989-01-06 JP JP149689A patent/JPH02181426A/ja active Pending
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