JPH02176787A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH02176787A JPH02176787A JP63332561A JP33256188A JPH02176787A JP H02176787 A JPH02176787 A JP H02176787A JP 63332561 A JP63332561 A JP 63332561A JP 33256188 A JP33256188 A JP 33256188A JP H02176787 A JPH02176787 A JP H02176787A
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- 230000015654 memory Effects 0.000 claims abstract description 84
- 238000010408 sweeping Methods 0.000 claims abstract description 7
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 238000007792 addition Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Image Input (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ビデオメモリに格納された映像データを可視
的に表示する際、映像の拡大、縮小１回転等の画像処理
を行なう画像処理装置に関する。
的に表示する際、映像の拡大、縮小１回転等の画像処理
を行なう画像処理装置に関する。
撮影装置等より供給される映像情報を拡大、縮小９回転
、スクロール等の画像処理をして可視的に表示する場合
、それぞれの画像処理のみを行なう画像処理回路へ映像
情報が送出されそれぞれの画像処理が行なわれ例えばＣ
ＲＴに画面表示される。
、スクロール等の画像処理をして可視的に表示する場合
、それぞれの画像処理のみを行なう画像処理回路へ映像
情報が送出されそれぞれの画像処理が行なわれ例えばＣ
ＲＴに画面表示される。
例えば回転の画像処理を行なう画像処理回路は、第７図
に示すように、中央処理装置（以下ＣＰＵと略す）バス
１より供給される信号にてＡアドレス発生回路２は、Ａ
ビデオメモリ３及びＢアドレス発生回路４ヘアドレス信
号を送出する。Ａビデオメモリ３は不図示の撮影装置よ
り供給される映像情報を前記アドレス信号に従い格納す
るメモリであり、Ｂアドレス発生回路４は前記アドレス
信号を基に第１式で示す乗算及び加算を行ない前記映像
情報の回転後の座標値を表すアドレス信号としてＢビデ
オメモリ５へ送出する。
に示すように、中央処理装置（以下ＣＰＵと略す）バス
１より供給される信号にてＡアドレス発生回路２は、Ａ
ビデオメモリ３及びＢアドレス発生回路４ヘアドレス信
号を送出する。Ａビデオメモリ３は不図示の撮影装置よ
り供給される映像情報を前記アドレス信号に従い格納す
るメモリであり、Ｂアドレス発生回路４は前記アドレス
信号を基に第１式で示す乗算及び加算を行ない前記映像
情報の回転後の座標値を表すアドレス信号としてＢビデ
オメモリ５へ送出する。
Ｙ＝ｓｉｎθ−Ｘ、＋ＣＯ８θ−Ｙ。
ここでＸ。、ｙｏはＡアドレス発生回路２が送出するア
ドレス値、Ｘ、ＹはＢアドレス発生回路４が送出するア
ドレス値である。
ドレス値、Ｘ、ＹはＢアドレス発生回路４が送出するア
ドレス値である。
Ｂビデオメモリ５は、Ａビデオメモリ３より供給させる
映像情報をＢアドレス発生回路４より供給されるアドレ
ス信号に従い格納し、格納した映像情報を例えばＣＲＴ
を備えた表示装置６へ送出する。
映像情報をＢアドレス発生回路４より供給されるアドレ
ス信号に従い格納し、格納した映像情報を例えばＣＲＴ
を備えた表示装置６へ送出する。
以上のように構成することで、撮影装置より供給される
映像情報は一担Ａビデオメモリ３へ格納されるが、Ｂビ
デオメモリ５内にはＢアドレス発問題点があった。
映像情報は一担Ａビデオメモリ３へ格納されるが、Ｂビ
デオメモリ５内にはＢアドレス発問題点があった。
本発明は上述したような問題点を解決するためになされ
たもので、画像処理に要する時間が短く、そして製品コ
ストの安価な画像処理装置を提供することを目的とする
。
たもので、画像処理に要する時間が短く、そして製品コ
ストの安価な画像処理装置を提供することを目的とする
。
〔課題を解決するための手段とその作用〕本発明は、ビ
デオメモリにおけるそれぞれが番地を有する複数のメモ
リ素子に記憶されている映像情報を表示装置の表示面に
ラスタースキャンしながら表示する画像処理装置におい
て、上記ビデオメモリ内における映像データの掃引を開
始するスタート番地と画像メモリ上のメモリ素子を掃引
する数を示す値とから所要のメモリ素子の番地を演算す
る演算手段と、 上記演算手段で演算された番地の画像情報を上記ビデオ
メモリから読み出す読出回路と、を備えたことを特徴と
する。。
デオメモリにおけるそれぞれが番地を有する複数のメモ
リ素子に記憶されている映像情報を表示装置の表示面に
ラスタースキャンしながら表示する画像処理装置におい
て、上記ビデオメモリ内における映像データの掃引を開
始するスタート番地と画像メモリ上のメモリ素子を掃引
する数を示す値とから所要のメモリ素子の番地を演算す
る演算手段と、 上記演算手段で演算された番地の画像情報を上記ビデオ
メモリから読み出す読出回路と、を備えたことを特徴と
する。。
上記のように構成することで、演算手段はビデオメモリ
上のスタート番地とアドレスの変化量を示す値とからビ
デオメモリ上の番地を演算する。
上のスタート番地とアドレスの変化量を示す値とからビ
デオメモリ上の番地を演算する。
生回路４が送出するアドレス信号にて元の映像か回転し
たように表示されるように映像情報が格納される。よっ
てＢビデオメモリ５のアドレス順に映像情報を読み出し
それ？こ同期して表示画面上を水平走査する、いわゆる
ラスタースキャンすることで表示画面上には元の映像が
回転したように表示される。
たように表示されるように映像情報が格納される。よっ
てＢビデオメモリ５のアドレス順に映像情報を読み出し
それ？こ同期して表示画面上を水平走査する、いわゆる
ラスタースキャンすることで表示画面上には元の映像が
回転したように表示される。
従来例によれば、映像の拡大１縮小１回転等、特に回転
の画像処理を行なう場合、上述したように撮影装置が送
出する映像情報を格納するＡビデオメモリと、Ａビデオ
メモリ内の映像情報を画像処理した情報を格納するＢビ
デオメモリとの二つのビデオメモリを必要とした。した
がって、画像処理された映像を表示するまでに長時間を
要し、リアルタイムに処理できないという問題点があっ
た。
の画像処理を行なう場合、上述したように撮影装置が送
出する映像情報を格納するＡビデオメモリと、Ａビデオ
メモリ内の映像情報を画像処理した情報を格納するＢビ
デオメモリとの二つのビデオメモリを必要とした。した
がって、画像処理された映像を表示するまでに長時間を
要し、リアルタイムに処理できないという問題点があっ
た。
又、回転の画像処理を行なう際には上述した回転の式を
実行するための乗算器が必要であることより極めて大規
模かつ高速な演算装置が必要となる。したがって製品の
コストが高価となるというこの演算された番地がビデオ
メモリ上で指定され、その番地に書き込まれている影像
が読み出され、ＣＲＴ等にラスタースキャン表示される
。
実行するための乗算器が必要であることより極めて大規
模かつ高速な演算装置が必要となる。したがって製品の
コストが高価となるというこの演算された番地がビデオ
メモリ上で指定され、その番地に書き込まれている影像
が読み出され、ＣＲＴ等にラスタースキャン表示される
。
演算手段としてはレジスタと加算器とを用いたものであ
ってもよい。即ち、演算手段は、ビデオメモリ内におけ
る映像データの掃引を開始するスタート番地と表示面上
を水平方向に最小単位幅走査するときにメモリ素子を掃
引する数を示す値ΔＨ／Ｈ及び前記表示面上を垂直方向
に最小単位幅走査するときにメモリ素子を掃引する数を
示す値ΔＶ／Ｖが供給されるレジスタと、フィールド毎
に前回のスキャン時の水平方向の値と垂直方向の値に前
記掃引する値を加算する加算器とでなることを特徴とす
る。
ってもよい。即ち、演算手段は、ビデオメモリ内におけ
る映像データの掃引を開始するスタート番地と表示面上
を水平方向に最小単位幅走査するときにメモリ素子を掃
引する数を示す値ΔＨ／Ｈ及び前記表示面上を垂直方向
に最小単位幅走査するときにメモリ素子を掃引する数を
示す値ΔＶ／Ｖが供給されるレジスタと、フィールド毎
に前回のスキャン時の水平方向の値と垂直方向の値に前
記掃引する値を加算する加算器とでなることを特徴とす
る。
上記のように構成することで、レジスタは、映像情報が
記憶されるビデオメモリへ前回のスキャン時の水平及び
垂直方向の値である被加算数をアドレス信号として送出
するとともに、格納される被加算数、及び前記掃引する
値である加算数を加算器へ送出する。
記憶されるビデオメモリへ前回のスキャン時の水平及び
垂直方向の値である被加算数をアドレス信号として送出
するとともに、格納される被加算数、及び前記掃引する
値である加算数を加算器へ送出する。
加算器はレジスタより供給される被加算数及び加算数を
加算しその結果を前記レジスタへ送出し、レジスタはこ
の加算結果を格納する。さらにレジスタは、該加算結果
をアドレス信号としてビデオメモリへ送出するとともに
該加算結果と格納される加算数とを加算器へ送出する。
加算しその結果を前記レジスタへ送出し、レジスタはこ
の加算結果を格納する。さらにレジスタは、該加算結果
をアドレス信号としてビデオメモリへ送出するとともに
該加算結果と格納される加算数とを加算器へ送出する。
このように加算器より送出される加算結果をレジスタよ
りアドレス信号としてビデオメモリへ順次送出すること
で、ビデオメモリは該アドレス信号にて指示される映像
データを表示装置に送出する。
りアドレス信号としてビデオメモリへ順次送出すること
で、ビデオメモリは該アドレス信号にて指示される映像
データを表示装置に送出する。
この場合に、レジスタより加算器へ送出する加算数すな
わち値ΔＨ／Ｈ，値ΔＶ／Ｖを適宜に設定することで、
加算結果であるアドレス信号を変化させ、表示装置に表
示される映像は拡大、縮小回転等の画像処理を行なうこ
とができる。
わち値ΔＨ／Ｈ，値ΔＶ／Ｖを適宜に設定することで、
加算結果であるアドレス信号を変化させ、表示装置に表
示される映像は拡大、縮小回転等の画像処理を行なうこ
とができる。
このように画像処理を行なうには一つのビデオメモリ、
レジスタ、加算器を備えればよく、ビデオメモリを２個
必要とせず、又乗算器を必要としない。
レジスタ、加算器を備えればよく、ビデオメモリを２個
必要とせず、又乗算器を必要としない。
方向のＹ座標とで定まる番地に画素を記憶する。
レジスタ■２には前記スタート番地ＳＴＸ及びＳＴＹの
データが格納される格納部１２ａ、前記ΔＸ／Ｈ及びΔ
Ｙ／Ｈのデータが格納される格納部１２ｂ１前記ΔＸ／
Ｖ及びΔＹ／Ｖのデータが格納される格納部１２ｃを備
え、これらの計６個のデータが予め格納されている。さ
らにレジスタ１２には被加算数を送出するＡポート１２
ｄ１及び加算数を送出するＢポート＋２ｅが備わり、そ
れぞれフルアダー１３へ接続され、フルアダー１３は前
記被加算数と前記加算数との加算を行ないその結果をマ
ルチプレクサ１１のｂ側接点を介して再度レジスタ１２
へ送出して、フルアダー１３より供給される加算結果Ｃ
Ｘ／Ｈ，ＣＹ／Ｈ，ＣＸ／Ｖ、ＣＹ／Ｖ等のデータが格
納部１２ｆ及び１２ｇに格納されるようになっている。
データが格納される格納部１２ａ、前記ΔＸ／Ｈ及びΔ
Ｙ／Ｈのデータが格納される格納部１２ｂ１前記ΔＸ／
Ｖ及びΔＹ／Ｖのデータが格納される格納部１２ｃを備
え、これらの計６個のデータが予め格納されている。さ
らにレジスタ１２には被加算数を送出するＡポート１２
ｄ１及び加算数を送出するＢポート＋２ｅが備わり、そ
れぞれフルアダー１３へ接続され、フルアダー１３は前
記被加算数と前記加算数との加算を行ないその結果をマ
ルチプレクサ１１のｂ側接点を介して再度レジスタ１２
へ送出して、フルアダー１３より供給される加算結果Ｃ
Ｘ／Ｈ，ＣＹ／Ｈ，ＣＸ／Ｖ、ＣＹ／Ｖ等のデータが格
納部１２ｆ及び１２ｇに格納されるようになっている。
又、被加算数が送出されるＡボートＩ２ｄはビデオメモ
リ１４へ接続され、ビデオメモリ１４は前記被加算数を
アドレス信号とし、格納する映像データを読み出し該デ
ータを例えばＣＲＴ（ブラ本発明の一実施例を示す第１
図において、マルチプレクサ１１は、不図示の制御回路
より制御信号が供給されることでデータバス１０に接続
されるａ側接点に切り替えられ、ビデオメモリ１４内の
掃引を開始する番地、言い替えるとモニタしようとする
画像のスタート番地ＳＴＸ、ＳＴＹ、映像を表示する際
表示画面上にて水平方向へ最小ドツト幅分走査したとき
ビデオメモリ１４のメモリ素子上をＸ方向及びＹ方向へ
ΔＸとΔＹだけ掃引する割合を示ずΔＸ ／ Ｈ、ΔＹ
／ Ｈ、映像を表示する際表示画面上にて垂直方向へ
最小ドツト幅分走査したときビデオメモリ１４のメモリ
素子上でＸ方向及びＹ方向へ掃引する割合を示すΔＸ／
ＶΔＹ／Ｖの各データをデータバスＩＯより供給され、
レジスタ１２に送出する。尚、ＳＴＸ、ＳＴＹ等のデー
タをレジスタ１２に格納後マルチプレクサ１１は、後述
するフルアダー１３の出力側が接続されるｂ側接点に前
記制御信号により切り替えられる。
リ１４へ接続され、ビデオメモリ１４は前記被加算数を
アドレス信号とし、格納する映像データを読み出し該デ
ータを例えばＣＲＴ（ブラ本発明の一実施例を示す第１
図において、マルチプレクサ１１は、不図示の制御回路
より制御信号が供給されることでデータバス１０に接続
されるａ側接点に切り替えられ、ビデオメモリ１４内の
掃引を開始する番地、言い替えるとモニタしようとする
画像のスタート番地ＳＴＸ、ＳＴＹ、映像を表示する際
表示画面上にて水平方向へ最小ドツト幅分走査したとき
ビデオメモリ１４のメモリ素子上をＸ方向及びＹ方向へ
ΔＸとΔＹだけ掃引する割合を示ずΔＸ ／ Ｈ、ΔＹ
／ Ｈ、映像を表示する際表示画面上にて垂直方向へ
最小ドツト幅分走査したときビデオメモリ１４のメモリ
素子上でＸ方向及びＹ方向へ掃引する割合を示すΔＸ／
ＶΔＹ／Ｖの各データをデータバスＩＯより供給され、
レジスタ１２に送出する。尚、ＳＴＸ、ＳＴＹ等のデー
タをレジスタ１２に格納後マルチプレクサ１１は、後述
するフルアダー１３の出力側が接続されるｂ側接点に前
記制御信号により切り替えられる。
ビデオメモリＩ４は、水平方向のＸ座標と垂直ラン管あ
るいは陰極線管）を備えた表示装置６へ送出する。表示
装置６は供給される映像データを例えばＮＴＳＣ方式そ
の他公知のラスタースキャン方式で画面に可視的に表示
する。尚、ビデオメモリ１４には不図示の撮影装置や影
像再生装置より適宜映像情報が供給され、ビデオメモリ
１４はこの影像情報を格納するものである。
るいは陰極線管）を備えた表示装置６へ送出する。表示
装置６は供給される映像データを例えばＮＴＳＣ方式そ
の他公知のラスタースキャン方式で画面に可視的に表示
する。尚、ビデオメモリ１４には不図示の撮影装置や影
像再生装置より適宜映像情報が供給され、ビデオメモリ
１４はこの影像情報を格納するものである。
上記のように構成される画像処理装置において、ビデオ
メモリ１４内に第２図（ａ）に示すような映像Ｉ５を示
すデータが格納されており、その一部分の映像１５ａに
ついて例えば回転の画像処理を行なう場合を説明する 垂直同期信号及び水平同期信号の両方がレジスタＩ２に
供給されるとき、すなわち第２図（ａ）に示す映像１５
ａにおける左上隅の箇所を決定するとき、レジスタ１２
は前記左上隅の座標であるＳＴＸ及びＳＴＹをレジスタ
１２の格納部１２ａよりＡボート１２ｄを介してフルア
ダー１３へ送出し、ΔＸ／Ｖ及びΔＹ／Ｖをレジスタ１
２の格納部＋２ｃよりＢポート＋２ｅを介してフルアダ
ーｌ３へ送出する。例えば第３図を参照すれば、ΔＸ／
Ｖは−１、ΔＹ／Ｖは−３である。よってフルアダー１
３は、供給されたこれらのデータを基にＳＴＸ＋ΔＸ／
Ｖ及びＳＴＹ十ΔＹ／ｖの加算を行ないその結果である
ＣＸ／Ｖ及びＣＹ／Ｖをマルチプレクサ１１のｂ側接点
を介してレジスタ１２の格納部１２ｇに送出する。又、
ビデオメモリ１４にはレジスタ１２のＡポート＋２ｄよ
りＳＴＸ及びＳＴＹのデータがアドレス信号として供給
され、ビデオメモリ１４は、供給されたアドレス信号に
該当する第３図に例えば０にて示す映像データを表示装
置６に送出する。表示装置６は、水平同期信号及び垂直
同期信号に同期して供給される影像データを表示画面の
左上より走査するので、上述した０にて示す影像データ
は、第４図に示すように表示装置６の表示画面１６左上
隅に表示される。
メモリ１４内に第２図（ａ）に示すような映像Ｉ５を示
すデータが格納されており、その一部分の映像１５ａに
ついて例えば回転の画像処理を行なう場合を説明する 垂直同期信号及び水平同期信号の両方がレジスタＩ２に
供給されるとき、すなわち第２図（ａ）に示す映像１５
ａにおける左上隅の箇所を決定するとき、レジスタ１２
は前記左上隅の座標であるＳＴＸ及びＳＴＹをレジスタ
１２の格納部１２ａよりＡボート１２ｄを介してフルア
ダー１３へ送出し、ΔＸ／Ｖ及びΔＹ／Ｖをレジスタ１
２の格納部＋２ｃよりＢポート＋２ｅを介してフルアダ
ーｌ３へ送出する。例えば第３図を参照すれば、ΔＸ／
Ｖは−１、ΔＹ／Ｖは−３である。よってフルアダー１
３は、供給されたこれらのデータを基にＳＴＸ＋ΔＸ／
Ｖ及びＳＴＹ十ΔＹ／ｖの加算を行ないその結果である
ＣＸ／Ｖ及びＣＹ／Ｖをマルチプレクサ１１のｂ側接点
を介してレジスタ１２の格納部１２ｇに送出する。又、
ビデオメモリ１４にはレジスタ１２のＡポート＋２ｄよ
りＳＴＸ及びＳＴＹのデータがアドレス信号として供給
され、ビデオメモリ１４は、供給されたアドレス信号に
該当する第３図に例えば０にて示す映像データを表示装
置６に送出する。表示装置６は、水平同期信号及び垂直
同期信号に同期して供給される影像データを表示画面の
左上より走査するので、上述した０にて示す影像データ
は、第４図に示すように表示装置６の表示画面１６左上
隅に表示される。
次にレジスタ１２は、格納部１２ｇよりＣＸ／Ｖ及びＣ
Ｙ／ＶのデータをＡボート１２ｄを介してフルアダー１
３へ送出するとともに格納部１２Ｙ／Ｈの加算を行ない
その結果であるＣＸ／Ｈ及びＣＹ／Ｈをマルチプレクサ
１１のｂ側接点を介してレジスタ１２の格納部１２ｒに
送出する。又、ビデオメモリ１４にはレジスタ１２のＡ
ポート１２ｄよりＣＸ／Ｈ及びＣＹ／Ｈのデータがアド
レス信号として供給され、以下上述した作用にて第３図
に１１にて示す映像データは、第４図に示す表示装置６
の表示画面１６に表示された“１０”の右横の位置であ
る１１にて示される位置に表示される。以下前述したよ
うに表示画面１６における走査が１ドツトずつ進む毎に
ＣＸ／Ｈ及びＣＹ／Ｈの増分を前回にフルアダー１３よ
り送出された、計算値に加算する計算を順次行ないなが
ら表示画面１６の１ライン分繰り返す。
Ｙ／ＶのデータをＡボート１２ｄを介してフルアダー１
３へ送出するとともに格納部１２Ｙ／Ｈの加算を行ない
その結果であるＣＸ／Ｈ及びＣＹ／Ｈをマルチプレクサ
１１のｂ側接点を介してレジスタ１２の格納部１２ｒに
送出する。又、ビデオメモリ１４にはレジスタ１２のＡ
ポート１２ｄよりＣＸ／Ｈ及びＣＹ／Ｈのデータがアド
レス信号として供給され、以下上述した作用にて第３図
に１１にて示す映像データは、第４図に示す表示装置６
の表示画面１６に表示された“１０”の右横の位置であ
る１１にて示される位置に表示される。以下前述したよ
うに表示画面１６における走査が１ドツトずつ進む毎に
ＣＸ／Ｈ及びＣＹ／Ｈの増分を前回にフルアダー１３よ
り送出された、計算値に加算する計算を順次行ないなが
ら表示画面１６の１ライン分繰り返す。
一方、水平同期信号のみがレジスタ１２に供給されると
き、レジスタ１２はＣＸ／Ｖ及びＣＹ／Ｖを格納部１２
ｇよりＡボート１２ｄを介してフルアダー１３へ送出す
るとともにΔＸ／Ｖ及びΔＹ／Ｖを格納部１２ｃよりＢ
ボート１２ｅを介してフルアダー１３へ送出する。例え
ば第３図を参照すｂよりΔＸ／Ｈ及びΔＹ ／ Ｈのデ
ータをＢボート１２ｅを介してフルアダー１３へ送出す
る。例えば第３図を参照ずれば、ΔＸ／Ｈは３、ΔＹ
／ Ｈは＝１である。そしてフルアダーＩ３は、供給さ
れたこれらのデータを基にＣＸ／Ｖ＋ΔＸ／Ｈ及びＣＹ
／Ｖ＋ΔＹ／Ｈの加算を行ないその結果であるＣＸ／Ｈ
及びＣＹ／Ｈをレジスタ１２の格納部１２ｆに送出する
。又、ビデオメモリ１４にはレジスタ１２のＡボート＋
２ｄよりＣＸ／Ｖ及びＣＹ／Ｖのデータがアドレス信号
として供給され、以下上述した作用により第３図にＩＯ
にて示すデータは、第４図に示す表示画面１６の左上部
に示す“１０”の位置に表示される。
き、レジスタ１２はＣＸ／Ｖ及びＣＹ／Ｖを格納部１２
ｇよりＡボート１２ｄを介してフルアダー１３へ送出す
るとともにΔＸ／Ｖ及びΔＹ／Ｖを格納部１２ｃよりＢ
ボート１２ｅを介してフルアダー１３へ送出する。例え
ば第３図を参照すｂよりΔＸ／Ｈ及びΔＹ ／ Ｈのデ
ータをＢボート１２ｅを介してフルアダー１３へ送出す
る。例えば第３図を参照ずれば、ΔＸ／Ｈは３、ΔＹ
／ Ｈは＝１である。そしてフルアダーＩ３は、供給さ
れたこれらのデータを基にＣＸ／Ｖ＋ΔＸ／Ｈ及びＣＹ
／Ｖ＋ΔＹ／Ｈの加算を行ないその結果であるＣＸ／Ｈ
及びＣＹ／Ｈをレジスタ１２の格納部１２ｆに送出する
。又、ビデオメモリ１４にはレジスタ１２のＡボート＋
２ｄよりＣＸ／Ｖ及びＣＹ／Ｖのデータがアドレス信号
として供給され、以下上述した作用により第３図にＩＯ
にて示すデータは、第４図に示す表示画面１６の左上部
に示す“１０”の位置に表示される。
次にレジスタ１２は、格納部１２ｆよりＣＸ／Ｈ及びＣ
Ｙ／ＨのデータをＡボート＋２ｄを介してフルアダー１
３へ送出するとともに格納部１２ｂより前記ΔＸ／Ｈ及
びΔＹ ／ ＨのデータをＢボート１２ｅを介してフル
アダーＩ３へ送出する。
Ｙ／ＨのデータをＡボート＋２ｄを介してフルアダー１
３へ送出するとともに格納部１２ｂより前記ΔＸ／Ｈ及
びΔＹ ／ ＨのデータをＢボート１２ｅを介してフル
アダーＩ３へ送出する。
そしてフルアダー１３は、供給されたこれらのデータを
基にＣＸ／Ｈ＋ΔＸ／Ｈ及びＣＹ ／ Ｈ＋Δれば、Δ
Ｘ／Ｖは一１１ΔＹ／Ｖは−３である。
基にＣＸ／Ｈ＋ΔＸ／Ｈ及びＣＹ ／ Ｈ＋Δれば、Δ
Ｘ／Ｖは一１１ΔＹ／Ｖは−３である。
よってフルアダー１３は供給されたこれらのデータを基
にＣＸ／Ｖ十ΔＸ／Ｖ及びＣＹ／Ｖ＋ΔＹ／Ｖの加算を
行ないその結果であるＣＸ／Ｖ及びＣＹ／Ｖをマルチプ
レクサＩＩのｂ側接点を介してレジスタ１２の格納部１
２ｇに送出する。又、ビデオメモリ１４にはレジスタ１
２のＡポート１２ｄよりＣＸ／Ｖ及びＣＹ／Ｖのデータ
がアドレス信号として供給され、該当する影像データが
読み出される。読み出された影像データは、上述したよ
うに第４図に示す表示装置６の表示画面１６に表示され
る。
にＣＸ／Ｖ十ΔＸ／Ｖ及びＣＹ／Ｖ＋ΔＹ／Ｖの加算を
行ないその結果であるＣＸ／Ｖ及びＣＹ／Ｖをマルチプ
レクサＩＩのｂ側接点を介してレジスタ１２の格納部１
２ｇに送出する。又、ビデオメモリ１４にはレジスタ１
２のＡポート１２ｄよりＣＸ／Ｖ及びＣＹ／Ｖのデータ
がアドレス信号として供給され、該当する影像データが
読み出される。読み出された影像データは、上述したよ
うに第４図に示す表示装置６の表示画面１６に表示され
る。
次にレジスタＩ２は格納部１２ｇよりＣＸ／Ｖ及びＣＹ
／ＶのデータをＡボート１２ｄを介してフルアダー１３
へ送出し、格納部１２ｂよりΔＸ／Ｈ及びΔＹ／Ｈのデ
ータをＢボート１２ｅを介してフルアダー１３へ送出す
る。例えば第３図を参照すれば、ΔＸ／Ｈは３、ΔＹ
／ Ｈは一■である。そしてフルアダー１３は、供給さ
れたこれらのデータを基１：ｃＸ／Ｖ＋ΔＸ／Ｈ及びＣ
Ｙ／Ｖ＋ΔＹ／Ｈの加算を行ないその結果であるＣＸ／
Ｉ］及びＣＹ／Ｈを格納部１２ｆに送出する。又、ビデ
オメモリ１４にはレジスタ１２のＡポート１２ｄよりＣ
Ｘ／Ｖ及びＣＹ／Ｖのデータがアドレス信号として供給
され該当する影像データが読み出される。読み出された
データは、上述したように表示装置６の表示画面１６上
の先に表示した画素の右隣に表示される。
／ＶのデータをＡボート１２ｄを介してフルアダー１３
へ送出し、格納部１２ｂよりΔＸ／Ｈ及びΔＹ／Ｈのデ
ータをＢボート１２ｅを介してフルアダー１３へ送出す
る。例えば第３図を参照すれば、ΔＸ／Ｈは３、ΔＹ
／ Ｈは一■である。そしてフルアダー１３は、供給さ
れたこれらのデータを基１：ｃＸ／Ｖ＋ΔＸ／Ｈ及びＣ
Ｙ／Ｖ＋ΔＹ／Ｈの加算を行ないその結果であるＣＸ／
Ｉ］及びＣＹ／Ｈを格納部１２ｆに送出する。又、ビデ
オメモリ１４にはレジスタ１２のＡポート１２ｄよりＣ
Ｘ／Ｖ及びＣＹ／Ｖのデータがアドレス信号として供給
され該当する影像データが読み出される。読み出された
データは、上述したように表示装置６の表示画面１６上
の先に表示した画素の右隣に表示される。
次にレジスタ１２は、格納部１２ｆよりＣＸ／Ｈ及びＣ
Ｙ／ＨのデータをＡボート１２ｄを介してフルアダー１
３へ送出し、格納部＋２ｂよりΔＸ／Ｈ及びΔＹ／Ｈの
データをＢポート１２ｅを介１してフルアダー１３へ送
出する。そしてフルアダー１３は、供給されたこれらの
データを基にＣＸ／Ｈ＋ΔＸ／Ｈ及びＣＹ／Ｈ＋ΔＹ／
Ｈの加算を行ないその結果であるＣＸ／Ｈ及びＣＹ／Ｈ
をマルチプレクサ１１のｂ側接点を介してレジスタ１２
の格納部１２ｆに送出する。又、ビデオメモリ１４には
レジスタ１２のＡボート１２ｄよりＣＸ ／ Ｈ及びＣ
Ｙ／Ｈのデータがアドレス信号とし設定することで、表
示画面１６上における水平走査及び垂直走査が２ドツト
進んでビデオメモリ１４内のメモリ素子が１つ掃引され
ることより、第５図に示すように、ビデオメモリ１４内
の例えばメモリ素子０番に格納される映像データは、第
６図に示すように、表示画面１６上において２倍に拡大
されて表示される。以下同様にビデオメモリ１４は掃引
されることで表示画面Ｉ６にはビデオメモリ１４に格納
される映像が拡大されて画面表示される。
Ｙ／ＨのデータをＡボート１２ｄを介してフルアダー１
３へ送出し、格納部＋２ｂよりΔＸ／Ｈ及びΔＹ／Ｈの
データをＢポート１２ｅを介１してフルアダー１３へ送
出する。そしてフルアダー１３は、供給されたこれらの
データを基にＣＸ／Ｈ＋ΔＸ／Ｈ及びＣＹ／Ｈ＋ΔＹ／
Ｈの加算を行ないその結果であるＣＸ／Ｈ及びＣＹ／Ｈ
をマルチプレクサ１１のｂ側接点を介してレジスタ１２
の格納部１２ｆに送出する。又、ビデオメモリ１４には
レジスタ１２のＡボート１２ｄよりＣＸ ／ Ｈ及びＣ
Ｙ／Ｈのデータがアドレス信号とし設定することで、表
示画面１６上における水平走査及び垂直走査が２ドツト
進んでビデオメモリ１４内のメモリ素子が１つ掃引され
ることより、第５図に示すように、ビデオメモリ１４内
の例えばメモリ素子０番に格納される映像データは、第
６図に示すように、表示画面１６上において２倍に拡大
されて表示される。以下同様にビデオメモリ１４は掃引
されることで表示画面Ｉ６にはビデオメモリ１４に格納
される映像が拡大されて画面表示される。
又、上述した拡大操作とは逆に、ΔＸ／Ｈ，ΔＹ ／
Ｈ、ΔＸ／Ｖ、ΔＹ／Ｖの値を１を越える数に設定する
ことで、上述した作用の逆の作用にてビデオメモリ１４
に格納される映像を縮小して画面表示することができる
。
Ｈ、ΔＸ／Ｖ、ΔＹ／Ｖの値を１を越える数に設定する
ことで、上述した作用の逆の作用にてビデオメモリ１４
に格納される映像を縮小して画面表示することができる
。
又、ΔＸ／Ｈ，ΔＹ ／ Ｈ、ΔＸ／Ｖ、ΔＹ／Ｖの値
を適宜に設定することで、ビデオメモリＩ４に格納され
る映像を水平方向又は垂直方向へ傾斜して画面表示させ
たり、あるいはいわゆるスクロール表示させたりするこ
とができる。
を適宜に設定することで、ビデオメモリＩ４に格納され
る映像を水平方向又は垂直方向へ傾斜して画面表示させ
たり、あるいはいわゆるスクロール表示させたりするこ
とができる。
て供給されビデオメモリ１４内の該当するデータが読み
出される。読み出された影像データは、第４図に示す表
示装置６の表示画面１６上の先に表示した画素の右横に
表示する。以下前述したようにＣＸ／Ｈ及びＣＹ／Ｈの
増分を前回にフルアダー１３より送出された計算値に加
算する計算を順次行ないながら表示画面１６の１ライン
分繰り返す。
出される。読み出された影像データは、第４図に示す表
示装置６の表示画面１６上の先に表示した画素の右横に
表示する。以下前述したようにＣＸ／Ｈ及びＣＹ／Ｈの
増分を前回にフルアダー１３より送出された計算値に加
算する計算を順次行ないながら表示画面１６の１ライン
分繰り返す。
上述したように例えば“回転”の画像処理を行なう場合
、第３図に示すように、映像データが格納されたビデオ
メモリ１４のマトリックス状に配列されたメモリ素子を
斜めに掃引し読み出された映像データを第４図に示すよ
うに、垂直及び水平同期信号に同期して表示画面１６上
に表示するので、表示画面に表示される映像は、第２図
（ｂ）に示すように、元の映像と比べると映像が回転し
たように表示される。
、第３図に示すように、映像データが格納されたビデオ
メモリ１４のマトリックス状に配列されたメモリ素子を
斜めに掃引し読み出された映像データを第４図に示すよ
うに、垂直及び水平同期信号に同期して表示画面１６上
に表示するので、表示画面に表示される映像は、第２図
（ｂ）に示すように、元の映像と比べると映像が回転し
たように表示される。
又、画像を拡大して画面表示する場合、例えば前記ΔＸ
／Ｈを０５、前記ΔＹ ／ Ｈを０、前記ΔＸ／Ｖを０
、前記ΔＹ／Ｖを０．５と操作者が以上のように特に“
回転”の画像処理を行なう場合、画像処理された映像デ
ータを格納するビデオメモリが不要となることより、画
像処理された映像を画像表示する迄の時間が短くなり、
さらに第１式に示すような乗算式を実行する必要がない
ことから乗算器が不要となり小規模の画像処理装置で高
速に演算処理が可能となる。
／Ｈを０５、前記ΔＹ ／ Ｈを０、前記ΔＸ／Ｖを０
、前記ΔＹ／Ｖを０．５と操作者が以上のように特に“
回転”の画像処理を行なう場合、画像処理された映像デ
ータを格納するビデオメモリが不要となることより、画
像処理された映像を画像表示する迄の時間が短くなり、
さらに第１式に示すような乗算式を実行する必要がない
ことから乗算器が不要となり小規模の画像処理装置で高
速に演算処理が可能となる。
尚、第１図において、レジスタＩ２のＡボート＋２ｄよ
りビデオメモリ１４へ送出されるアドレス信号のビット
数と、同じ＜１２ｄよりフルアダー１３へ送出される信
号のビット数は同じであっても又、異なっていてもどち
らでも良い。
りビデオメモリ１４へ送出されるアドレス信号のビット
数と、同じ＜１２ｄよりフルアダー１３へ送出される信
号のビット数は同じであっても又、異なっていてもどち
らでも良い。
又、本実施例において、画像処理後の映像はＣＲＴ等の
画面表示することとしているが、表示装置６としては用
紙上に可視的に映像表示するプリンタを用いてもよい。
画面表示することとしているが、表示装置６としては用
紙上に可視的に映像表示するプリンタを用いてもよい。
以上詳述したように本発明によれば、拡大、縮小９回転
等の画面処理を実行するための映像情報を記憶するビデ
オメモリは一つでよく、又“回転”の画像処理を行なう
際、乗算を含む演算を実行する必要がなく、加算演算に
て処理できることより乗算器が不要となる。
等の画面処理を実行するための映像情報を記憶するビデ
オメモリは一つでよく、又“回転”の画像処理を行なう
際、乗算を含む演算を実行する必要がなく、加算演算に
て処理できることより乗算器が不要となる。
したがって、画像処理に要する時間が短くなるとともに
、製品コストの安価な画像処理装置を提供することがで
きる。
、製品コストの安価な画像処理装置を提供することがで
きる。
第１図は、本発明の画像処理装置の構成を示すブロック
図、第２図（ａ）は本発明の画像処理装置に備わるビデ
オメモリ内での掃引操作を示す図、第２図（ｂ）は第２
図（ａ）にて掃引された映像を画面表示した図、第３図
は本発明の画像処理装置に備わるビデオメモリ内での掃
引操作を詳細に示した図、第４図はビデオメモリ内の映
像データにおける表示画面上の表示位置を示ず図、第５
図は本発明の画像処理装置内のビデオメモリに格納され
る影像データの配列を示す図、第６図は第５図に示す影
像データを拡大する画像処理を行った場合の表示画面上
に表示される影像を示す図、第７図は従来の画像処理装
置を示す図である。 ６・・表示装置、１２・・レジスタ、 １３・・・フルアダー、１４・ ビデオメモリ。 願人 株式会社
図、第２図（ａ）は本発明の画像処理装置に備わるビデ
オメモリ内での掃引操作を示す図、第２図（ｂ）は第２
図（ａ）にて掃引された映像を画面表示した図、第３図
は本発明の画像処理装置に備わるビデオメモリ内での掃
引操作を詳細に示した図、第４図はビデオメモリ内の映
像データにおける表示画面上の表示位置を示ず図、第５
図は本発明の画像処理装置内のビデオメモリに格納され
る影像データの配列を示す図、第６図は第５図に示す影
像データを拡大する画像処理を行った場合の表示画面上
に表示される影像を示す図、第７図は従来の画像処理装
置を示す図である。 ６・・表示装置、１２・・レジスタ、 １３・・・フルアダー、１４・ ビデオメモリ。 願人 株式会社
Claims (2)
- （１）ビデオメモリにおけるそれぞれが番地を有する複
数のメモリ素子に記憶されている映像情報を表示装置の
表示面にラスタースキャンしながら表示する画像処理装
置において、 上記ビデオメモリ内における映像データの掃引を開始す
るスタート番地と画像メモリ上のメモリ素子を掃引する
数を示す値とから所要のメモリ素子の番地を演算する演
算手段と、 上記演算手段で演算された番地の画像情報を上記ビデオ
メモリから読み出す読出回路と、を備えたことを特徴と
する画像処理装置。 - （２）演算手段は、ビデオメモリ内における映像データ
の掃引を開始するスタート番地と表示面上を水平方向に
最小単位幅走査するときにメモリ素子を掃引する数を示
す値ΔＨ／Ｈ及び前記表示面上を垂直方向に最小単位幅
走査するときにメモリ素子を掃引する数を示す値ΔＶ／
Ｖが供給されるレジスタと、フィールド毎に前回のスキ
ャン時の水平方向の値と垂直方向の値に前記掃引する値
を加算する加算器とでなる請求項１記載の画像処理装置
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63332561A JP2960731B2 (ja) | 1988-12-28 | 1988-12-28 | 画像処理装置 |
| US08/080,181 US5459490A (en) | 1988-12-28 | 1993-06-23 | Image processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63332561A JP2960731B2 (ja) | 1988-12-28 | 1988-12-28 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02176787A true JPH02176787A (ja) | 1990-07-09 |
| JP2960731B2 JP2960731B2 (ja) | 1999-10-12 |
Family
ID=18256298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63332561A Expired - Lifetime JP2960731B2 (ja) | 1988-12-28 | 1988-12-28 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2960731B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61118794A (ja) * | 1984-11-15 | 1986-06-06 | カシオ計算機株式会社 | 表示方式 |
-
1988
- 1988-12-28 JP JP63332561A patent/JP2960731B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61118794A (ja) * | 1984-11-15 | 1986-06-06 | カシオ計算機株式会社 | 表示方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2960731B2 (ja) | 1999-10-12 |
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Legal Events
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