JPH02174237A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に、低抵抗
のｐ型多結晶シリコン膜を用いる半導体装置の製造に通
用して最適なものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a method for manufacturing a semiconductor device, and in particular, it is suitable for manufacturing a semiconductor device using a low-resistance p-type polycrystalline silicon film. be.
本発明は、半導体装置の製造方法において、多結晶シリ
コン膜にホウ素をイオン注入し、又はホウ素がドープさ
れた多結晶シリコン膜を形成する工程と、上記多結晶シ
リコン膜に不活性元素をイオン注入す名工程と、上記多
結晶シリコン膜を低温で熱処理する工程と、上記多結晶
シリコン膜を高温で熱処理する工程とを具備する。これ
によって、低抵抗のｐ型多結晶シリコン膜を形成するこ
とができる。The present invention provides a method for manufacturing a semiconductor device, including a step of ion-implanting boron into a polycrystalline silicon film or forming a polycrystalline silicon film doped with boron, and ion-implanting an inert element into the polycrystalline silicon film. The method includes a step of heat treating the polycrystalline silicon film at a low temperature, and a step of heat treating the polycrystalline silicon film at a high temperature. This makes it possible to form a low resistance p-type polycrystalline silicon film.
（従来の技術〕
半導体装置の配線材料として用いられる多結晶シリコン
（Ｓｉ）膜の低抵抗化は、コンタクト抵抗の低減や素子
の高速動作化を図る上で重要である。(Prior Art) Reducing the resistance of polycrystalline silicon (Si) films used as wiring materials for semiconductor devices is important in reducing contact resistance and increasing the speed of device operation.
この多結晶Ｓｉ膜としては、用途に応じてｎ型又はｐ型
のものが用いられる。この場合、ｎ型多結晶Ｓｉ膜を得
るための不純物としては通常リン（Ｐ）が用いられ、ｐ
型子結晶Ｓｉ膜を得るための不純物としては通常ホウ素
（Ｂ）が用いられる。As this polycrystalline Si film, an n-type or a p-type is used depending on the purpose. In this case, phosphorus (P) is usually used as an impurity to obtain an n-type polycrystalline Si film, and p
Boron (B) is usually used as an impurity to obtain a patterned crystalline Si film.
上述のｎ型多結晶Ｓｉ膜は、多結晶Ｓｉ膜中のＰの固溶
限が高いため、このＰのドーピング濃度を増加させるこ
とにより低抵抗のものを得ることができる。Since the above-mentioned n-type polycrystalline Si film has a high solid solubility limit of P in the polycrystalline Si film, a film with low resistance can be obtained by increasing the doping concentration of P.
しかし、ｎ型多結晶Ｓｉ膜は、多結晶Ｓｉ膜中のＢの固
溶限が低い（Ｐの固溶限の１／３〜１１５）こと、結晶
粒径を大きくすることが難しいことなどの理由により、
低抵抗のものを得ることは困難であった。However, n-type polycrystalline Si films have problems such as the low solid solubility limit of B in polycrystalline Si films (1/3 to 115 of the solid solubility limit of P) and the difficulty of increasing the crystal grain size. Due to reasons,
It was difficult to obtain one with low resistance.
従って本発明の目的は、低抵抗のｐ型多結晶シリコン膜
を形成することができる半導体装置の製造方法を提供す
ることにある。Therefore, an object of the present invention is to provide a method for manufacturing a semiconductor device that can form a p-type polycrystalline silicon film with low resistance.
本発明者らは、低抵抗のｎ型多結晶Ｓｉ膜を形成するた
めの最適な方法を見出すべく次のような比較実験を行っ
た。すなわち、まず低圧ＣＶＤ法により膜厚８００人の
多結晶Ｓｉ膜を形成した後、この多結晶５ｉｐＩｉに下
記の４通りの条件でイオン注入を行った。The present inventors conducted the following comparative experiment in order to find the optimal method for forming a low-resistance n-type polycrystalline Si film. That is, first, a polycrystalline Si film with a thickness of 800 nm was formed by a low-pressure CVD method, and then ions were implanted into this polycrystalline 5ipIi under the following four conditions.
ｉ）Ｂ”をエネルギー１５ｋｅＶ、 ドーズ量１、
５ Ｘ １０ＩＳ／ｃ−の条件でイオン注入する。i) B” with an energy of 15 keV and a dose of 1,
Ion implantation is performed under the condition of 5×10 IS/c−.
＋ｉ ） Ｂ Ｆ ｚ ”をエネルギー７５ ｋ ｅ
Ｖ、 ドーズ量１． ５ Ｘ １０”／ｃｌの条件で
イオン注入する。+i) B F z ” with energy 75 ke
V, dose amount 1. Ion implantation is performed under the condition of 5×10”/cl.
１ｉｉ）Ｂ”をエネルギー１５ｋｅＶ、 ドーズ量１
．５ＸＩＯ”／ｃ４の条件でイオン注入した後、Ｓｉ”
をエネルギー７５ ｋ ｅ Ｖ、 ドーズ量１．５×
１０”／ｃｆｆｌの条件でイオン注入する。1ii) B” at an energy of 15 keV and a dose of 1
．． After ion implantation under the condition of 5XIO"/c4, Si"
Energy: 75 ke V, dose: 1.5×
Ion implantation is performed under the condition of 10''/cffl.
１ｖ）ＢＦ２°をエネルギー７５ ｋ ｅ Ｖ、 ド
ーズＩ１． ５ Ｘ １０１Ｓ／ｃｉの条件でイオン注
入した後、Ｓｔ”をエネルギー７５ｋｅＶ、 ドーズ
量ｌ、５×１０”／ｃｊの条件でイオン注入する。1v) BF2° at energy 75 k e V, dose I1. After ion implantation under the conditions of 5 x 101 S/ci, St'' is ion-implanted under the conditions of energy 75 keV, dose l, and 5 x 10''/cj.
ここで、Ｓｉ”は多結晶Ｓｉ膜を非晶質化するために用
いられる。Here, Si'' is used to make the polycrystalline Si film amorphous.
以上のイオン注入を行った後、窒素（Ｎ２）雰囲気中に
おいて６００°Ｃでアニールを行うことにより固相成長
によるＢドープＳｉ膜の結晶化を行った。アニール時間
は０．５〜３０時間の範囲内で変えた。このアニールを
終了した後、このアニールにより結晶化されたＢドープ
Ｓｉ膜のシート抵抗及び波長２８０ ｎｍ付近にあるＳ
ｔの紫外反射ピークの高さを測定した。その結果を第３
図及び第４図に示す。なお、このＢドープＳｉ膜の紫外
反射ピークの高さは、単結晶Ｓｉの紫外反射ピークの高
さに対する割合（％）で表した。この割合はＳｉ膜の結
晶化の度合いを示す量と考えることができ、１００％に
近いほどＳｉ膜の結晶性が単結晶に近いことを意味する
。After performing the above ion implantation, the B-doped Si film was crystallized by solid phase growth by performing annealing at 600° C. in a nitrogen (N2) atmosphere. Annealing time was varied within the range of 0.5 to 30 hours. After completing this annealing, the sheet resistance of the B-doped Si film crystallized by this annealing and the S
The height of the ultraviolet reflection peak at t was measured. The result is the third
It is shown in FIG. Note that the height of the ultraviolet reflection peak of this B-doped Si film was expressed as a ratio (%) to the height of the ultraviolet reflection peak of single crystal Si. This ratio can be considered as a quantity indicating the degree of crystallization of the Si film, and the closer it is to 100%, the closer the crystallinity of the Si film is to single crystal.
第３図に示すように、Ｂ゛とＳｉ０とをイオン注入した
場合には、Ｂ“のみイオン注入した場合、ＢＦ２”のみ
イオン注入した場合及びＢＦ、°とＳｉｏとをイオン注
入した場合に比べてシート抵抗は低く、４００Ω／口以
下の極めて低いシート抵抗が得られる。また、第４図に
示すように、紫外反射ピークの高さもＢ゛とＳｔ”とを
イオン注入した場合が最も高く、約８０％もの高い値が
得られている。このことから、Ｂ９とＳｔ＋とをイオン
注入した場合に最も結晶粒径が大きく低抵抗のｎ型多結
晶Ｓｉ膜が得られることがわかる。As shown in Figure 3, when B'' and Si0 are ion-implanted, compared to when only B'' is ion-implanted, when only BF2'' is ion-implanted, and when BF, ° and Sio are ion-implanted. Therefore, the sheet resistance is low, and an extremely low sheet resistance of 400Ω/mouth or less can be obtained. Furthermore, as shown in Fig. 4, the height of the ultraviolet reflection peak is the highest when B' and St' are ion-implanted, and a value as high as approximately 80% is obtained. It can be seen that when ions are implanted, an n-type polycrystalline Si film with the largest crystal grain size and lowest resistance can be obtained.
以上より、低抵抗のｎ型多結晶Ｓｉ膜を形成するために
は、イオン注入する不純物としてＢを用いること及びア
ニールによる固相成長を行う前に多結晶Ｓｉ膜にＳｉ等
の不活性元素をイオン注入して非晶質化しておくことが
重要であることがわかる。From the above, in order to form a low-resistance n-type polycrystalline Si film, it is necessary to use B as an impurity for ion implantation and to add an inert element such as Si to the polycrystalline Si film before performing solid phase growth by annealing. It can be seen that it is important to implant ions to make the material amorphous.
この場合、Ｂと不活性元素とのイオン注入の順序は重要
ではな（、どちらを先に行っても同一の効果が得られる
。さらに、プラズマＣＶＤ法などの方法により最初から
Ｂドープ多結晶Ｓｉ膜を形成し、このＢドープ多結晶Ｓ
ｉ膜を不活性元素のイオン注入により非晶質化した場合
にも同一の効果が得られる。In this case, the order of ion implantation of B and the inert element is not important (the same effect can be obtained no matter which one is done first).Furthermore, B-doped polycrystalline Si can be implanted from the beginning by a method such as plasma CVD. A film is formed and this B-doped polycrystalline S
The same effect can be obtained when the i-film is made amorphous by ion implantation of an inert element.
本発明は、以上の検討に基づいて案出されたものである
。The present invention has been devised based on the above considerations.
すなわち、本発明は、多結晶シリコン膜にホウ素をイオ
ン注入し、又はホウ素がドープされた多結晶シリコン膜
を形成する工程と、多結晶シリコン膜に不活性元素をイ
オン注入する工程と、多結晶シリコン膜を低温で熱処理
する工程と、多結晶シリコン膜を高温で熱処理する工程
とを具備する。That is, the present invention includes a step of ion-implanting boron into a polycrystalline silicon film or forming a polycrystalline silicon film doped with boron, a step of ion-implanting an inert element into the polycrystalline silicon film, and a step of ion-implanting an inert element into the polycrystalline silicon film. The method includes a step of heat-treating a silicon film at a low temperature and a step of heat-treating a polycrystalline silicon film at a high temperature.
上記不活性元素としては、Ｓｔのほか、例えばアルゴン
（Ａｒ）のような元素を用いることができる。As the inert element, in addition to St, an element such as argon (Ar) can be used.
この不活性元素のイオン注入のエネルギーやドーズ量は
、多結晶シリコン膜の全体を非晶質化することができる
ように選ばれる。この多結晶シリコン膜の非晶質化を効
率的に行うためには、この不活性元素の質量は大きいこ
とが望ましい。The energy and dose of this inert element ion implantation are selected so that the entire polycrystalline silicon film can be made amorphous. In order to efficiently make this polycrystalline silicon film amorphous, it is desirable that the mass of this inert element is large.
低温での熱処理は、多結晶シリコン膜に不活性元素をイ
オン注入することにより得られる非晶質シリコン膜を固
相成長させることができる温度で行われ、具体的には例
えば５００〜７００°Ｃの範囲内の温度で行われる。ま
た、第３図及び第４図かられかるように、この熱処理の
時間は例えば６時間以上とするのが好ましい。The low-temperature heat treatment is performed at a temperature that allows solid-phase growth of an amorphous silicon film obtained by ion-implanting an inert element into a polycrystalline silicon film, specifically, for example, 500 to 700°C. It is carried out at a temperature within the range of . Further, as can be seen from FIGS. 3 and 4, it is preferable that the time for this heat treatment is, for example, 6 hours or more.
高温での熱処理は、多結晶シリコン膜中のホウ素の電気
的活性化及び残留結晶欠陥の除去を十分に行うことがで
きる温度で行われ、具体的には例えば１０００°Ｃ程度
以上の温度で行われる。The high-temperature heat treatment is performed at a temperature that can sufficiently electrically activate boron in the polycrystalline silicon film and remove residual crystal defects, and specifically, it is performed at a temperature of about 1000°C or higher, for example. be exposed.
ホウ素のイオン注入と不活性元素の・イオン注入とはど
ちらを先に行ってもよい。Either boron ion implantation or inert element ion implantation may be performed first.
上記した手段によれば、ホウ素のイオン注入によりｐ型
の多結晶シリコン膜が得られ、不活性元素のイオン注入
によりこの多結晶シリコン膜は非晶質化される。最初か
らホウ素をドープした多結晶シリコン膜を形成する場合
には、このホウ素をドープした多結晶シリコン膜が不活
性元素のイオン注入により非晶質化される。また、低温
での熱処理により、非晶質化されたシリコン膜が固相成
長して、結晶粒径が大きく低抵抗のｐ型多結晶シリコン
膜となる。さらに、高温での熱処理により、このｐ型子
結晶シリコン膜中のホウ素の電気的活性化及び残留結晶
欠陥の除去がほぼ完全に行われる。これによって、ｐ型
多結晶シリコン膜の抵抗はさらに低下する。According to the above-described means, a p-type polycrystalline silicon film is obtained by ion implantation of boron, and this polycrystalline silicon film is made amorphous by ion implantation of an inert element. When forming a polycrystalline silicon film doped with boron from the beginning, the polycrystalline silicon film doped with boron is made amorphous by ion implantation of an inert element. Further, due to the heat treatment at a low temperature, the amorphous silicon film grows in a solid phase and becomes a p-type polycrystalline silicon film with large crystal grain size and low resistance. Further, by heat treatment at high temperature, electrical activation of boron in this p-type child crystalline silicon film and removal of residual crystal defects are almost completely performed. This further reduces the resistance of the p-type polycrystalline silicon film.
以上より、低抵抗のｐ型多結晶シリコン膜を形成するこ
とができる。As described above, a p-type polycrystalline silicon film with low resistance can be formed.
以下、本発明の実施例について図面を参照しながら説明
する。なお、実施例の全図において、同一機能を有する
部分には同一の符号を付ける。Embodiments of the present invention will be described below with reference to the drawings. In addition, in all the figures of the embodiment, parts having the same function are given the same reference numerals.
裏旌桝土 第１図Ａ〜第１図りは本発明の実施例■を示す。Urajomasuto FIGS. 1A to 1D show Embodiment 2 of the present invention.
この実施例１は、活性層が多結晶Ｓｉ膜により構成され
たｐチャネルの薄膜トランジスタ（以下、多結晶Ｓｉ
ＴＦＴという）の製造に本発明を通用した実施例であ
る。Embodiment 1 is a p-channel thin film transistor (hereinafter referred to as a polycrystalline Si film) in which the active layer is composed of a polycrystalline Si film.
This is an example in which the present invention was applied to the manufacture of TFT.
この実施例夏においては、第１図Ａに示すように、まず
例えば石英基板１上に例えば低圧ＣＶＤ法により例えば
６００°Ｃ程度の低温で例えば膜厚８００人程度の多結
晶Ｓｉ膜２を形成する。次に、この多結晶Ｓｔ膜膜上上
例えば熱酸化法やＣＶＤ法により例えば５ｉｆ２膜のよ
うなゲート絶縁膜３を形成する。次に、例えば低圧ＣＶ
Ｄ法により多結晶Ｓｉ膜を全面に形成した後、この多結
晶Ｓｉ膜をエツチングにより所定形状にパターンニング
してゲート電極４を形成する。In this example summer, as shown in FIG. 1A, first, a polycrystalline Si film 2 with a thickness of about 800°C is formed on a quartz substrate 1 at a low temperature of about 600°C by, for example, a low-pressure CVD method. do. Next, a gate insulating film 3 such as a 5if2 film is formed on this polycrystalline St film by, for example, a thermal oxidation method or a CVD method. Next, for example, a low pressure CV
After forming a polycrystalline Si film over the entire surface by method D, the polycrystalline Si film is patterned into a predetermined shape by etching to form a gate electrode 4.
次に第１図Ｂに示すように、全面にＢをイオン注入する
。このＢのイオン注入は、例えばエネルギー１５ ｋ
ｅ Ｖ、 ドーズ量１．５Ｘ１０”／ｃ−の条件で行
う。このＢのイオン注入によって、ゲート電極４にＢが
ドープされるとともに、多結晶Ｓｔ膜膜中中このゲート
電極４に対して自己整合的にｐ゛型のソース領域５及び
ドレイン領域６が形成される。Next, as shown in FIG. 1B, B ions are implanted into the entire surface. This B ion implantation has an energy of 15 k, for example.
e V, and the dose is 1.5 x 10"/c-. By this B ion implantation, the gate electrode 4 is doped with B, and self-doping is carried out with respect to the gate electrode 4 in the polycrystalline St film. P' type source region 5 and drain region 6 are formed in a consistent manner.
次に第１図Ｃに示すように、全面に例えばＳｉをイオン
注入する。このＳｉのイオン注入は、例えばエネルギー
７５ｋｅＶ、ドーズ量１．５Ｘ１０”／ＣｒＡの条件で
行う。このＳｔのイオン注入によって、ゲート電極４、
ソース領域５及びドレイン領域６を構成する多結晶Ｓｉ
膜はほぼ完全に非晶質化する（非晶質化した部分に点描
を付ける）。Next, as shown in FIG. 1C, ions of Si, for example, are implanted into the entire surface. This Si ion implantation is performed under the conditions of, for example, an energy of 75 keV and a dose of 1.5×10"/CrA. By this ion implantation of St, the gate electrode 4,
Polycrystalline Si constituting source region 5 and drain region 6
The film becomes almost completely amorphous (the amorphous areas are marked with dots).
次に、例えばＮ２雰囲気中において例えば６００″Ｃ程
度の低温で例えば１０時間程度アニールする。これによ
って、ゲート電極４、ソース領域５及びドレイン領域６
を構成する非晶質Ｓｉ膜は固相成長により結晶化して多
結晶Ｓｉ膜となる。第１図Ｄはこの結晶化後の状態を示
す。この多結晶Ｓｉ膜の結晶粒径は例えば１．５〜２μ
ｍ程度と極めて大きく、単結晶に近い良好な結晶性を有
する。Next, annealing is performed at a low temperature of, for example, 600''C in, for example, N2 atmosphere for about 10 hours.
The amorphous Si film constituting the film is crystallized by solid phase growth to become a polycrystalline Si film. FIG. 1D shows the state after this crystallization. The crystal grain size of this polycrystalline Si film is, for example, 1.5 to 2μ.
It is extremely large, about m, and has good crystallinity close to that of a single crystal.
次に、例えば１１００°Ｃ程度の高温で所定時間アニー
ルを行う。これによって、ゲート電極４、ソース領域５
及びドレイン領域６を構成する上述の多結晶Ｓ＋成膜中
Ｂの電気的活性化及び残留結晶欠陥の除去がほぼ完全に
行われる。この結果、ゲート電極４、ソース領域５及び
ドレイン領域６のシート抵抗は例えば４００Ω／口程度
に低減する。Next, annealing is performed at a high temperature of, for example, about 1100° C. for a predetermined time. As a result, the gate electrode 4, the source region 5
The electrical activation of the polycrystalline S+ film forming B forming the drain region 6 and the removal of residual crystal defects are almost completely performed. As a result, the sheet resistance of the gate electrode 4, source region 5, and drain region 6 is reduced to, for example, about 400Ω/hole.
この後、眉間絶縁膜、コンタクトホール、アルミニウム
（ＡＩ）のような金属配線などを形成して、目的とする
ｐチャネルの多結晶５ｉＴＦＴを完成させる。Thereafter, a glabellar insulating film, contact holes, metal wiring such as aluminum (AI), etc. are formed to complete the desired p-channel polycrystalline 5i TFT.
以上のように、この実施例Ｉによれば、Ｂのイオン注入
による不純物ドーピング、Ｓｉのイオン注入による多結
晶Ｓｉ膜の非晶質化、低温アニールによる非晶’Ｊｉ
Ｓ ｉ膜の結晶化及び高温アニールによるＢの電気的活
性化などにより、上述のようにシート抵抗が例えば４０
０Ω／口程度の低抵抗のｐ型多結晶Ｓｉ膜を形成するこ
とができる。このｐ型多結晶Ｓｉ膜は単結晶に近い結晶
性を有するため、キャリア（正札）の移動度が高い。こ
れによって、単結晶Ｓｉを用いたＦＥＴに匹敵する高性
能のｐチャネル多結晶Ｓｉ ＴＦＴを得ることができ
る。As described above, according to this embodiment I, impurity doping is performed by B ion implantation, polycrystalline Si film is made amorphous by Si ion implantation, and amorphous 'JI is made by low temperature annealing.
Due to crystallization of the Si film and electrical activation of B by high-temperature annealing, the sheet resistance increases to, for example, 40 as described above.
A p-type polycrystalline Si film having a low resistance of about 0 Ω/hole can be formed. Since this p-type polycrystalline Si film has crystallinity close to that of a single crystal, the mobility of carriers (regular tag) is high. This makes it possible to obtain a p-channel polycrystalline Si TFT with high performance comparable to FETs using single-crystalline Si.
この実施例■による方法は、例えば多結晶５ｔＴＦＴを
画素スイッチング素子として用いる液晶デイスプレィな
どの製造に応用することが可能である。The method according to this embodiment (2) can be applied to, for example, manufacturing a liquid crystal display using a polycrystalline 5tTFT as a pixel switching element.
次新ｌ州Ｗ 第２図Ａ〜第２図りは本発明の実施例■を示す。Next new state W FIGS. 2A to 2D illustrate Embodiment 2 of the present invention.
この実施例■は、ｐチャネルＭＯ３ＦＥＴを有するＬＳ
Ｉの製造に本発明を適用した実施例である。This embodiment ① is an LS with p-channel MO3FET.
This is an example in which the present invention was applied to the production of I.
この実施例Ｈにおいては、第２図Ａに示すように、まず
例えばｎ型Ｓｔ基板７の表面を選択的に熱酸化すること
により例えばＳｉＯ□膜のようなフィールド絶縁膜８を
形成して素子間分離を行った後、このフィールド絶縁膜
８で囲まれた活性領域の表面に例えば熱酸化法により例
えばＳｉＯ□膜のようなゲート絶縁膜３を形成する。次
に、例えば低圧ＣＶＤ法により多結晶Ｓｉ膜を全面に形
成した後、この多結晶Ｓｉ膜及びゲート絶縁膜３をエツ
チングにより所定形状にパターンニングする。これによ
って、ゲート電極４が形成される。次に、このゲート電
極４をマスクとしてｎ型Ｓｉ基板７中に例えばＢを低濃
度にイオン注入する。次に、例えばＣＶＤ法により例え
ばＳｉｎ、膜を全面に形成した後、このＳｉＯ□膜を例
えば反応性イオンエツチング（ＲＩ Ｅ）法により基板
表面と垂直方向に異方性エツチングして、ゲート電極４
の側壁にサイドウオールスペーサ９を形成する。次に、
このサイドウオールスペーサ９をマスクとして例えばＢ
をｎ型Ｓｉ基板７中に高濃度にイオン注入する。この後
、注入不純物の電気的活性化のためのアニールを行う。In this embodiment H, as shown in FIG. 2A, first, for example, the surface of an n-type St substrate 7 is selectively thermally oxidized to form a field insulating film 8 such as a SiO□ film, and then the device is After isolation, a gate insulating film 3 such as a SiO□ film is formed on the surface of the active region surrounded by the field insulating film 8 by, for example, thermal oxidation. Next, after forming a polycrystalline Si film over the entire surface by, for example, a low-pressure CVD method, the polycrystalline Si film and gate insulating film 3 are patterned into a predetermined shape by etching. As a result, gate electrode 4 is formed. Next, using this gate electrode 4 as a mask, ions of, for example, B are implanted into the n-type Si substrate 7 at a low concentration. Next, a film of, for example, Sin is formed on the entire surface by, for example, a CVD method, and then this SiO□ film is anisotropically etched in a direction perpendicular to the substrate surface by, for example, a reactive ion etching (RIE) method to form a gate electrode 4.
A side wall spacer 9 is formed on the side wall of the. next,
For example, B
ions are implanted into the n-type Si substrate 7 at a high concentration. After this, annealing is performed to electrically activate the implanted impurities.
これによって、ｐ゛型のソース領域５及びドレイン領域
６がゲート電極４に対して自己整合的に形成される。こ
れらのゲート電極４、ソース領域５及びドレイン領域６
によりｐチャネルＭＯ３ＦＥＴが構成される。この場合
、これらのソース領域５及びドレイン領域６のうちサイ
ドウオールスペーサ９の下方の部分には、例えばｐ−型
の低不純物濃度部５ａ、６ａが形成されている。従って
、このｐチャネルＭＯＳ Ｆ ＥＴは、低不純物濃度部
６ａによりドレイン領域６の近傍の電界を緩和した、い
わゆるＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造を有する。なお、このｐチャネルＭＯ３
ＦＥＴは、必ずしもＬＤＤ構造を有する必要はない。As a result, p' type source region 5 and drain region 6 are formed in self-alignment with gate electrode 4. These gate electrode 4, source region 5 and drain region 6
A p-channel MO3FET is configured. In this case, in the portions of the source region 5 and drain region 6 below the sidewall spacer 9, for example, p-type low impurity concentration portions 5a and 6a are formed. Therefore, this p-channel MOS FET has a so-called LDD (Lightly Doped D
rain) structure. Note that this p-channel MO3
The FET does not necessarily have to have an LDD structure.
次に、例えばＣＶＤ法により例えば５ｉｎ２膜のような
層間絶縁膜１０を全面に形成した後、この層間絶縁膜１
０の表面を例えばエッチバック法により平坦化する。次
に、この層間絶縁膜１０の所定部分をエツチング除去し
てコンタクトホールＣ１Ｃ２を形成する。例えばＣＭＯ
３ＬＳＩによる４ＭビットのスタティックＲＡ Ｍ （
Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ）や１６Ｍビ
ットのダイナミックＲＡＭの場合、これらのコンタクト
ホールＣ，，Ｃ２の深さ及び径はそれぞれ例えば８００
０人及び５０００人程度である。次に、例えば低圧ＣＶ
Ｄ法により多結晶Ｓｉ膜２を全面に形成した後、眉間絶
縁膜１０の表面が露出するまでこの多結晶Ｓｉ膜２を工
ツチバックする。これによって、上述のコンタクトホー
ルＣ，，Ｃ２内が多結晶Ｓｉ膜２により埋められた構造
が形成される。Next, after forming an interlayer insulating film 10 such as a 5in2 film on the entire surface by, for example, a CVD method, this interlayer insulating film 1
The surface of 0 is planarized by, for example, an etch-back method. Next, a predetermined portion of this interlayer insulating film 10 is removed by etching to form a contact hole C1C2. For example, CMO
4Mbit static RAM (
Random Access Memory) or 16 Mbit dynamic RAM, the depth and diameter of these contact holes C, C2 are, for example, 800 mm.
0 people and about 5000 people. Next, for example, a low pressure CV
After forming a polycrystalline Si film 2 over the entire surface by method D, the polycrystalline Si film 2 is etched back until the surface of the glabella insulating film 10 is exposed. As a result, a structure is formed in which the contact holes C, , C2 described above are filled with the polycrystalline Si film 2.
次に第２図Ｂに示すように、全面に例えばＳｉをイオン
注入する。これによって、コンタクトホールＣ１，Ｃ２
内の多結晶Ｓｉ膜２が非晶質化されて非晶質Ｓｉ膜１１
となる。ここで、多結晶Ｓｉ膜２の膜厚が大きい場合に
は、−回のＳｉのイオン注入によりこの多結晶Ｓｉ膜２
の全体を非晶質化することは必ずしも容易でないが、例
えばエネルギーを何段階かに変えてＳｔのイオン注入を
複数回繰り返し行うことによりこの多結晶Ｓｉ膜２の全
体を非晶質化することができる。また、場合によっては
、コンタクトホールＣ，，Ｃ２内にその深さよりも薄い
多結晶Ｓｉ膜を形成してはＳｔのイオン注入によりこの
多結晶Ｓｉ膜を非晶質化するという工程を複数回繰り返
すことにより、これらのコンタクトホールＣ＋、Ｃｚ内
を非晶質Ｓｉ膜１１により埋めることもできる。Next, as shown in FIG. 2B, ions of Si, for example, are implanted into the entire surface. As a result, contact holes C1 and C2
The polycrystalline Si film 2 inside is made amorphous to form an amorphous Si film 11.
becomes. Here, if the thickness of the polycrystalline Si film 2 is large, the polycrystalline Si film 2 is
Although it is not necessarily easy to make the entire polycrystalline Si film 2 amorphous, for example, it is possible to make the entire polycrystalline Si film 2 amorphous by repeating St ion implantation multiple times with different energy levels. Can be done. In some cases, the process of forming a polycrystalline Si film thinner than the depth of the contact holes C, C2 and making the polycrystalline Si film amorphous by St ion implantation may be repeated multiple times. By doing so, the insides of these contact holes C+ and Cz can also be filled with the amorphous Si film 11.
次に第２図Ｃに示すように、全面にＢをイオン注入する
。これによって、コンタクトホールＣＩ＋Ｃ２内の非晶
質Ｓｉ膜１１にＢがドープされる。Next, as shown in FIG. 2C, B ions are implanted into the entire surface. As a result, the amorphous Si film 11 in the contact hole CI+C2 is doped with B.
次に、例えばＮ２雰囲気中で例えば６００°Ｃの低温で
アニールを行うことにより、上述のＢドープ非晶１ｉ
Ｓ ｉ膜１１の結晶化を行う。これによって、第２図り
に示すように、コンタクトホールＣＩ。Next, by performing annealing at a low temperature of 600°C in an N2 atmosphere, for example, the B-doped amorphous 1i
The Si film 11 is crystallized. As a result, a contact hole CI is formed as shown in the second diagram.
Ｃ２内が例えばｐ°型の多結晶Ｓｉ膜１２により埋めら
れた構造が形成される。コンタクトホールＣ２Ｃ２の深
さが８０００人程度０場合、このｐ゛型の多結晶Ｓｉ膜
１２のシート抵抗は例えば２０Ω／口程度と低い。また
、この低温アニールにより、ソース領域５及びドレイン
領域５中の結晶欠陥も低減する。A structure is formed in which C2 is filled with, for example, a p° type polycrystalline Si film 12. When the depth of the contact hole C2C2 is about 8000, the sheet resistance of this p' type polycrystalline Si film 12 is as low as, for example, about 20Ω/hole. This low-temperature annealing also reduces crystal defects in the source region 5 and drain region 5.
次に、例えば１１００°Ｃでアニールを行う。これによ
って、多結晶Ｓｉ膜１２中の８の電気的活性化及び残留
結晶欠陥の除去が行われる。この後、例えば旧のような
金属配線などを形成して、目的とするＬＳＩを完成させ
る。Next, annealing is performed at, for example, 1100°C. As a result, electrical activation of 8 in the polycrystalline Si film 12 and removal of residual crystal defects are performed. Thereafter, for example, metal wiring similar to the old one is formed to complete the desired LSI.
以上のように、この実施例■によれば、コンタクトホー
ルＣ＋、Ｃｚ内を低抵抗のＰ型多結晶Ｓｉ膜１２により
埋めることができるので、この多結晶５ｔｔｌｌ１２に
対する金属配線のコンタクト抵抗の低減を図ることがで
きる。これによって、ｐチャネルＭＯ３ＦＥＴの高速動
作化を図ることができる。As described above, according to this embodiment (2), the contact holes C+ and Cz can be filled with the low-resistance P-type polycrystalline Si film 12, so that the contact resistance of the metal wiring to the polycrystalline 5ttll12 can be reduced. can be achieved. This allows the p-channel MO3FET to operate at high speed.
この実施例■による方法は、ＣＭＯＳＬＳＩやバイポー
ラ−ＣＭＯＳＬＳＩの製造に適用することが可能である
。The method according to this embodiment (2) can be applied to manufacturing CMOS LSI and bipolar CMOS LSI.
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above-described embodiments, and various modifications can be made based on the technical idea of the present invention.
例えば、Ｂ及びＳｉのイオン注入のエネルギー及びドー
ズ量、低温アニールの温度、高温アニールの温度などは
上述の実施例１．■で用いた値に限定されるものではな
（、必要に応じて選ぶことが可能である。また、実施例
Ｉにおいて、石英基板ｌの代わりに、例えば表面に５４
０ｇ膜が形成されたＳｉ基板のような半導体基板を用い
ることも可能である。For example, the energy and dose of B and Si ion implantation, the temperature of low-temperature annealing, the temperature of high-temperature annealing, etc. are as described in Example 1 above. It is not limited to the value used in (2) (it can be selected as necessary. Also, in Example I, instead of the quartz substrate l, for example, 54
It is also possible to use a semiconductor substrate such as a Si substrate on which a 0g film is formed.
本発明は、以上述べたように構成されているので、低抵
抗のＰ型多結晶シリコン膜を形成することができる。Since the present invention is configured as described above, a low resistance P-type polycrystalline silicon film can be formed.
第１図Ａ〜第１図りは本発明の実施例■を工程順に説明
するための断面図、第２図Ａ〜第２図りは本発明の実施
例■を工程順に説明するための断面図、第３図は膜厚８
００人の多結晶Ｓｉ膜に種々の条件でイオン注入を行っ
た後に６００°Ｃでアニールを行った場合におけるＢド
ープＳｉ膜のシート抵抗のアニール時間依存性を示すグ
ラフ、第４図は膜厚８００人の多結晶Ｓｉ膜に種々の条
件でイオン注入を行った後に６００°Ｃでアニールを行
った場合におけるＢドープＳｉ膜の紫外反射ピークの高
さのアニール時間依存性を示すグラフである。
図面における主要な符号の説明
１：石英基板、 ２．１２：多結晶Ｓｉ膜、：ゲート電
極、
５ ：
ソース領域、
６ ニ
ドレ
イン領域、
７ ：
ｎ型Ｓｉ基板、
二層間絶縁
膜、
：非晶質Ｓｉ膜。1A to 1st diagram are cross-sectional views for explaining the embodiment (2) of the present invention in the order of steps; FIGS. Figure 3 shows film thickness 8
A graph showing the annealing time dependence of the sheet resistance of a B-doped Si film when ions were implanted into a polycrystalline Si film under various conditions and then annealed at 600°C. Figure 4 shows the dependence of the sheet resistance on the annealing time. 7 is a graph showing the annealing time dependence of the height of the ultraviolet reflection peak of a B-doped Si film when ions were implanted into a polycrystalline Si film of 800 people under various conditions and then annealed at 600°C. Explanation of main symbols in the drawings 1: Quartz substrate, 2.12: Polycrystalline Si film, : Gate electrode, 5: Source region, 6 Nidrain region, 7: N-type Si substrate, Two-layer insulating film, : Amorphous Si film.
Claims (1)
がドープされた多結晶シリコン膜を形成する工程と、 上記多結晶シリコン膜に不活性元素をイオン注入する工
程と、 上記多結晶シリコン膜を低温で熱処理する工程と、 上記多結晶シリコン膜を高温で熱処理する工程とを具備
することを特徴とする半導体装置の製造方法。[Claims] A step of ion-implanting boron into a polycrystalline silicon film or forming a polycrystalline silicon film doped with boron; A step of ion-implanting an inert element into the polycrystalline silicon film; 1. A method for manufacturing a semiconductor device, comprising the steps of: heat-treating a polycrystalline silicon film at a low temperature; and heat-treating the polycrystalline silicon film at a high temperature.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63330459A JP2785294B2 (en) | 1988-12-27 | 1988-12-27 | Method for manufacturing semiconductor device |
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| JPH02174237A true JPH02174237A (en) | 1990-07-05 |
| JP2785294B2 JP2785294B2 (en) | 1998-08-13 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318559A (en) * | 1993-05-07 | 1994-11-15 | Hitachi Ltd | Manufacture of semiconductor device by high energy ion implantation |
| JP2007188940A (en) * | 2006-01-11 | 2007-07-26 | Hitachi Displays Ltd | Method of manufacturing display device |
| JP2016034023A (en) * | 2014-07-29 | 2016-03-10 | 株式会社半導体エネルギー研究所 | Semiconductor device and manufacturing method of the same, and electronic apparatus |
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-
1988
- 1988-12-27 JP JP63330459A patent/JP2785294B2/en not_active Expired - Fee Related
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