JP2785294B2 - A method of manufacturing a semiconductor device - Google Patents

A method of manufacturing a semiconductor device

Info

Publication number
JP2785294B2
JP2785294B2 JP33045988A JP33045988A JP2785294B2 JP 2785294 B2 JP2785294 B2 JP 2785294B2 JP 33045988 A JP33045988 A JP 33045988A JP 33045988 A JP33045988 A JP 33045988A JP 2785294 B2 JP2785294 B2 JP 2785294B2
Authority
JP
Grant status
Grant
Patent type
Prior art keywords
polycrystalline silicon
silicon film
temperature
gate electrode
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP33045988A
Other languages
Japanese (ja)
Other versions
JPH02174237A (en )
Inventor
和浩 田島
隆 野口
美由紀 馬場
Original Assignee
ソニー株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Grant date

Links

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体の製造方法に関し、特に、抵抗体のp型多結晶シリコン膜を用いる半導体装置の製造に適して最適なものである。 DETAILED DESCRIPTION OF THE INVENTION The present invention [relates] relates to a method of manufacturing a semiconductor, in particular, it is optimal suitable for the manufacture of a semiconductor device using a p-type polycrystalline silicon film resistor.

〔発明の概要〕 SUMMARY OF THE INVENTION

本発明は、半導体装置の製造方法において、多結晶シリコン膜上にゲート絶縁膜を介して多結晶シリコンシリコンからなるゲート電極を形成する工程と、多結晶シリコン膜にゲート電極をマスクしてホウ素をイオン注入することにより、ゲート電極にホウ素をドープするとともに、多結晶シリコン膜中にソース領域及びドレイン領域を形成する工程と、多結晶シリコン膜にゲート電極をマスクして不活性元素をイオン注入することにより、多結晶シリコン膜及びゲート電極を非晶質化する工程と、多結晶シリコン膜及びゲート電極を第1の温度で熱処理する工程と、多結晶シリコン膜及びゲート電極を第1の温度より高い第2の温度で熱処理する工程とを具備する。 The present invention provides a method of manufacturing a semiconductor device, comprising the steps of forming a gate electrode of polycrystalline silicon silicon through a gate insulating film on the polycrystalline silicon film, a polycrystalline silicon film of boron with a mask of the gate electrode by ion implantation, as well as boron doped gate electrode, and forming a source region and a drain region in the polycrystalline silicon film, the inert element masks the gate electrode to the polysilicon film by ion implantation by the steps of the polycrystalline silicon film and the gate electrode amorphized, a step of heat-treating the polycrystalline silicon film and the gate electrode at a first temperature, a polycrystalline silicon film and the gate electrode than the first temperature and a step of heat treatment at a second temperature which is higher.
これによって、ゲート電極、ソース領域及びドレイン領域のシート抵抗を低減することができる。 Thereby, it is possible to reduce the gate electrode, the sheet resistance of the source region and the drain region.

〔従来の技術〕 [Prior art]

半導体装置の配線材料として用いられる多結晶シリコン(Si)膜の低抵抗化は、コンタクト抵抗の低減や素子の高速動作化を図る上で重要である。 The resistance of the polycrystalline silicon (Si) film used as a wiring material of a semiconductor device is important in achieving high-speed operation of the reduction and elements of the contact resistance. この多結晶Si膜としては、用途に応じてn型又はp型のものが用いられる。 As the polycrystalline Si film, those of n-type or p-type is used depending on the application. この場合、n型多結晶Si膜を得るための不純物としては通常リン(P)用いられ、p型多結晶Si膜を得るための不純物としては通常ホウ素(B)が用いられる。 In this case, as an impurity to obtain the n-type polycrystalline Si film typically used phosphorus (P), usually boron (B) is used as an impurity to obtain a p-type polycrystalline Si film.

上述のn型多結晶Si膜は、多結晶Si膜中のPの固溶限が高いため、このPのドーピング濃度を増加させることにより低抵抗のものを得ることができる。 n-type polycrystalline Si film described above, since the solid solubility limit of P in the polycrystalline Si film is high, can be obtained having a low resistance by increasing the doping concentration of the P.

〔発明が解決しようとする課題〕 [Problems that the Invention is to Solve]

しかし、p型多結晶Si膜は、多結晶Si膜中のBの固液限が低い(Pの固液限の1/3〜1/5)こと、結晶粒径を大きくすることが難かしいことなどの理由により、低抵抗のものを得ることは困難であった。 However, p-type polycrystalline Si film, a polycrystalline solid-liquid limit of the Si film of B is low (1 / 3-1 / 5 of the solid-liquid limit of P) that, by increasing the crystal grain size is flame Kashii for reasons such as that, to obtain the intended low resistance has been difficult.

従って本発明の目的は、低抵抗のp型多結晶シリコン膜を形成することができる半導体装置の製造方法を提供することにある。 Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of forming a p-type polycrystalline silicon film of low resistance.

〔課題を解決するための手段〕 [Means for Solving the Problems]

本発明者らは、低抵抗のp型多結晶Si膜を形成するための最適な方法を見出すべく次のような比較実験を行った。 The present inventors have conducted the following comparative experiment to find the best way to form a p-type polycrystalline Si film with a low resistance. すなわち、まず低圧CVD法により膜厚800Åの多結晶 That is, first polycrystalline film thickness 800Å by low-pressure CVD
Si膜を形成した後、この多結晶Si膜に下記の4通りの条件でイオン注入を行った。 After forming the Si film, the ion implantation was performed at the polycrystalline Si film on the the following four conditions.

i)B +をエネルギー15keV,ドーズ量1.5×10 15 /cm 2の条件でイオン注入する。 i) B + energy 15 keV, ions are implanted at a dose of 1.5 × 10 15 / cm 2.

ii)BF 2 +をエネルギー75keV,ドーズ量1.5×10 15 /cm 2 ii) BF 2 + energy 75 keV, a dose of 1.5 × 10 15 / cm 2
の条件でイオン注入する。 To in conditions ion implantation.

iii)B +をエネルギー15keV,ドーズ量1.5×10 15 /cm 2の条件でイオン注入した後、Si +をエネルギーkeV,ドーズ量1.5×10 15 /cm 2の条件でイオン注入する。 iii) B + energy 15 keV, was ion-implanted at a dose of 1.5 × 10 15 / cm 2, ion implantation of Si + energy keV, at a dose of 1.5 × 10 15 / cm 2.

iv)BF 2 +をエネルギー75keV,ドーズ量1.5×1.5×10 15 iv) BF 2 + energy 75 keV, a dose of 1.5 × 1.5 × 10 15
/cm 2の条件でイオン注入した後、Si +をエネルギー40ke After ion implantation under conditions of / cm 2, energy Si + 40KE
V,ドーズ量1.5×10 15 /cm 2の条件でイオン注入する。 V, is ion-implanted at a dose of 1.5 × 10 15 / cm 2.

ここで、Si +は多結晶Si膜を非晶確するために用いられる。 Here, Si + is used to HiAkira確polycrystalline Si film.

以上のイオン注入を行った後、窒素(N 2 )雰囲気中において600℃でアニールを行うことにより固相成長によるBドープSi膜の結晶化を行った。 After ion implantation above, it was nitrogen (N 2) crystallization of B-doped Si film by solid phase growth by annealing at 600 ° C. in an atmosphere. アニール時間は0.5 Annealing time is 0.5
〜30時間の範囲で変えた。 It was varied in the range of 30 hours. このアニールを修了した後、 After completion of this annealing,
このアニールにより結晶変されたBドープSi膜のシート抵抗及び波長280nm付近にあるSiの紫外反射ピークの高さを測定した。 The height of the ultraviolet reflection peak of the sheet resistance and Si in the vicinity of the wavelength 280nm crystals varying B-doped Si film was measured by annealing. この結果を第3図及び第4図に示す。 The results are shown in FIGS. 3 and 4. なお、このBドープSi膜の紫外反射ピークの高さは、単結晶Siの紫外反射ピークの高さに対する割合(%)で表した。 The height of the ultraviolet reflection peak of the B-doped Si film was expressed as a percentage of the height of the ultraviolet reflection peak of a single crystal Si. この割合はSi膜の結晶化の度合いを示す量と考えることができ、1100%に近いほどSi膜の結晶性が単結晶に近いことを意味する。 This ratio can be considered as an amount indicating a degree of crystallization of the Si film, the crystallinity of the Si film closer 1100 percent means that close to a single crystal. また、この割合は結晶粒径にも対応してくる。 Furthermore, this ratio comes to correspond to the grain size.

第3図に示すように、B +とSi +とをイオン注入した場合には、B +のみイオン注入した場合、BF 2 +のみイオン注入した場合及びBF 2 +とSi +とをイオン注入した場合に比べてシート抵抗は低く、400Ω/□以下の極めて低いシート抵抗が得られる。 As shown in FIG. 3, when the B + and Si + and was ion implantation, B + only when ion implantation was ion-implanted when the ion-implanted only BF 2 + and BF 2 + and Si + and the sheet resistance is lower than in the case, 400 [Omega / □ or less in a very low sheet resistance can be obtained. また、第4図に示すように、紫外反射ピークの高さもB +とSi +とをイオン注入しぃた場合が最も高く、約80%もの高い値が得られている。 Further, as shown in FIG. 4, the height of the ultraviolet reflection peaks B + and Si + and the implanted highest case Ita, it has a high value is obtained as about 80%. このことから、B +とSi +をイオン注入した場合に最も結晶粒径が大きく低抵抗のp型多結晶Si膜が得られることがわかる。 Therefore, B + and Si + to it it can be seen that the p-type polycrystalline Si film on the most grain size is large resistance when the ion implantation is obtained.

以上より、低抵抗のp型多結晶Si膜を形成するためには、イオン注入する不純物としてBを用いること及びアニールによる固相成長を行う前に多結晶Si膜にSi等の不活性元素をイオン注入して非晶質化しておくことが重要であることがわかる。 As described above, in order to form a p-type polycrystalline Si film of a low resistance, the inert element such as Si polycrystalline Si film before performing the solid-phase growth by and annealing using B as an impurity is ion-implanted it can be seen that it is important to amorphous by ion implantation. この場合、Bと不活性元素とのイオン注入の順序は重要ではなく、どちらを先に行っても同一の効果が得られる。 In this case, the order of ion implantation of B and the inert element is not critical, the same effect can be obtained by performing either order. さらに、プラズマCVD法などの方法により最初からBドープ多結晶Si膜を形成しこのB Moreover, from the beginning to form a B-doped polycrystalline Si film by a method such as a plasma CVD method the B
ドープ多結晶Si膜を不活性元素のイオン注入により非晶質化した場合にも同一の効果が得られる。 The same effect can be obtained even when the amorphous by ion implantation of inert element doped polycrystalline Si film.

本発明は、以上の検討に基づいて案出されたものである。 The present invention has been made based on the above study.

すなわち、本発明の第1の発明による半導体装置の製造方法は、多結晶シリコン膜上にゲート絶縁膜を介して多結晶シリコンからなるゲート電極を形成する工程と、 That is, a method of manufacturing a semiconductor device according to the first aspect of the present invention includes the steps of forming a gate electrode made of polycrystalline silicon through a gate insulating film on the polycrystalline silicon film,
多結晶シリコン膜にゲート電極をマスクとしてホウ素をイオン注入することにより、ゲート電極にホウ素をドープするとともに、多結晶シリコン膜中にソース領域及びドレイン領域を形成する工程と、多結晶シリコン膜にゲート電極をマスクとして不活性元素をイオン注入することにより、多結晶シリコン膜及びゲート電極を非晶質化する工程と、多結晶シリコン膜及びゲート電極を第1の温度で熱処理する工程と、多結晶シリコン膜及びゲート電極を第1の温度より高い第2の温度で熱処理する工程とを具備する。 By boron using the gate electrode as a mask to ion-implanted into the polycrystalline silicon film, as well as boron doped gate electrode, and forming a source region and a drain region in the polycrystalline silicon film, a gate polycrystalline silicon film by ion implantation of inert element electrodes as a mask, a step of the polycrystalline silicon film and the gate electrode amorphized, a step of heat-treating the polycrystalline silicon film and the gate electrode at a first temperature, polycrystalline and a step of heat treating the silicon film and the gate electrode at a first temperature higher than the second temperature.

本発明の第2の発明による半導体装置の製造方法は、 The method of manufacturing a semiconductor device according to a second aspect of the present invention,
接続高に多結晶シリコン膜を埋め込む工程と、多結晶シリコン膜に不活性元素をイオン注入することにより多結晶シリコン膜を非晶質化する工程と、多結晶シリコン膜にホウ素をイオン注入する工程と、多結晶シリコン膜を第1温度で熱処理する工程と、多結晶シリコンを第1の温度より高い第2の温度で熱処理する工程とを具備する。 Burying a polysilicon film to connect high, polycrystalline and a step of amorphizing the polycrystalline silicon film by the silicon film in an inert element is ion-implanted, the step of ion-implanting boron into the polycrystalline silicon film When, comprising the steps of heat treating the polycrystalline silicon film at a first temperature, and a step of heat treating the polycrystalline silicon at a higher than the first temperature the second temperature.

上記不活性元素としては、Siのほか、例えばアルゴン(Ar)のような元素を用いることができる。 As the inert element, in addition to Si, it is possible to use elements such as, for example, argon (Ar). この不活性元素のイオン注入のエネルギーやドーズ量は、多結晶シリコン膜の全体を非晶質化することができるように選ばれる。 The energy and dose of the ion implantation of the inert element is chosen the entire polycrystalline silicon film can be made amorphous. この多結晶シリコン膜の非晶質化を効率的に行うためには、この不活性元素の質量は大きいことが望ましい。 The amorphization of the polycrystalline silicon film in order to perform efficiently, the mass of the inert element is preferably larger.

第1の温度で熱処理は、多結晶シリコン膜に不活性元素をイオン注入することにより得られる非晶質シリコン膜を固相成長させることができる温度で行われ、具体的には例えば500〜700℃の範囲内の温度で行われる。 Heat treatment at a first temperature is carried out at a temperature which can be solid phase growth of the amorphous silicon film obtained by implanting inert element in the polycrystalline silicon film, specifically, for example 500 to 700 and at a temperature in the range ° C.. また、第3図及び第4図からわかるように、この熱処理の時間は例えば6時間以上とするのが好ましい。 Moreover, as it can be seen from FIGS. 3 and 4, the time of the heat treatment is preferably, for example, 6 hours or more.

第2の温度での熱処理は、多結晶シリコン膜中のホウ素の電気的活性及び残留結晶血管の除去を十分に行うことができる温度で行われ、具体的には例えば1000℃程度以上の温度で行われる。 Heat treatment at a second temperature, the removal of boron electrical activity and residual crystal vessels in the polycrystalline silicon film at a temperature which can be sufficiently, in particular at temperatures above, for example, about 1000 ° C. It takes place.

ホウ素のイオン注入と不活性元素のイオン注入とほどちらを先に行ってもよい。 Which Ho and ion implantation of ion implantation and an inert element of boron may be performed first.

〔作用〕 [Action]

上記した手段によれば、ホウ素のイオン注入によりp According to the above means, p by ion implantation of boron
型の多結晶シリコン膜が得られ、不活性元素のイオン注入によりこの多結晶シリコン膜は非晶質化される。 -type polycrystalline silicon film is obtained, the polycrystalline silicon film by ion implantation of the inert element is amorphized. 最初から硼素をドープした多結晶シリコン膜を形成する場合には、このホウ素をドープした多結晶シリコン膜が不活性元素のイオン注入により非晶質化される。 When forming a polycrystalline silicon film doped with boron from the beginning, a polycrystalline silicon film doped with the boron is amorphous by ion implantation of the inert element. また、第1 In addition, the first
の温度での熱処理により、非晶質化されたシリコン膜が固相成長して、結晶粒径が大きく低抵抗のp型多結晶シリコン膜となる。 The at temperature heat treatment, amorphized silicon film by solid phase growth, the crystal grain size becomes large in the low resistance p-type polycrystalline silicon film. さらに、第2の温度での熱処理により、このp型多結晶シリコン膜名のホウ素の電気的活性化及び残留結晶欠陥の除去が行われ、結晶性が向上する。 Further, by the heat treatment at a second temperature, the p-type polycrystalline silicon film name removal of electrical activation and residual crystal defects of boron is performed, crystallinity can be improved. これによって、p型多結晶シリコン膜の抵抗はさらに低下する。 Thus, the resistance of the p-type polycrystalline silicon film is further reduced.

以上より、低抵抗のp型多結晶シリコン膜を形成することができる。 From the above, it is possible to form the p-type polycrystalline silicon film of low resistance.

〔実施例〕 〔Example〕

以下、本発明の実施例について図面を参照しながら説明する。 It will be described below with reference to the accompanying drawings embodiments of the present invention. なお、実施例の全図において、同一機能を有する部分には同一の符号を付ける。 In all the drawings embodiments, portions having the same functions give the same reference numerals.

実施例I 第1図A〜第1図Dは本発明の実施例Iを示す。 Example I Figure 1 A~ Figure 1 D shows an embodiment I of the present invention. この実施例Iは、活性層が多結晶Si膜により構成されたpチャネルの薄膜トランジスタ(以下、多結晶Si TFTという)の製造に本発明を適用した実施例である。 This Example I, the active layer is a p-channel constituted by the polycrystalline Si film thin film transistor (hereinafter, referred to as poly-Si TFT) is an example of applying the present invention in the manufacture of.

この実施例Iにおいては、第1図Aに示すように、まず例えば石英基盤1上に例えば低圧CVD法により例えば6 In this embodiment I, as shown in FIG. 1 A, the first example on the quartz substrate 1 by, for example, low-pressure CVD method for example 6
00℃程度の低温で例えば膜厚800Å程度の多結晶Si膜2 00 of a low temperature, for example a thickness of about 800Å of about ℃ polycrystalline Si film 2
を形成する。 To form. 次に、この多結晶Si膜2上に例えば熱酸化法やCVD法により例えばSiO 2膜のような絶縁膜3を形成する。 Next, the insulating film 3 such as polycrystalline Si film 2 on, for example, a thermal oxidation method or a CVD method, for example, by SiO 2 film. 次に、例えば低圧CVD法により多結晶Si膜を全面に形成した後、この多結晶Si膜をエッチングにより所定形状にパターンニングしてゲート電極4を形成する。 Then, for example, after the polycrystalline Si film was formed on the entire surface by low pressure CVD method to form a gate electrode 4 of polycrystalline Si film is patterned into a predetermined shape by etching.

次に第1図Bに示すように、全面にBをイオン注入する。 Next, as shown in FIG. 1 B, the entire surface of the B ion implantation. このBのイオン注入は、例えばエネルギー15keV、 Ion implantation of B is, for example energy 15 keV,
ドーズ量1.5×10 15 /cm 2の条件で行う。 It carried out at a dose of 1.5 × 10 15 / cm 2. このBのイオン注入によって、ゲート電極4にBがドープされるとともに、多結晶Si膜2中にこのゲート電極4に対して事故整合的にp +型のソース領域5及びドレイン領域6が形成される。 By ion implantation of B, with B is doped into the gate electrode 4, accident aligning manner p + -type source region 5 and drain region 6 with respect to the gate electrode 4 in the polycrystalline Si film 2 is formed that.

次に第1図Cに示すように、全面に例えばSiをイオン注入する。 Next, as shown in FIG. 1 C, the entire surface, for example, the Si ion implantation. このSiのイオン注入は、例えばエネルギー40 Ion implantation of Si, for example energy 40
keV、ドーズ量1.5×10 15 /cm 2の条件で行う。 keV, carried out at a dose of 1.5 × 10 15 / cm 2. このSiのイオン注入によって、ゲート電極4、ソース領域5及びドレイン領域6を構成する多結晶Si膜はほぼ完全に非晶質化する(非晶質化した部分に点描を付ける)。 The by ion implantation of Si, the gate electrode 4, a polycrystalline Si film constituting the source region 5 and drain region 6 (put a stipple the amorphous portion) almost completely amorphous.

次に、例えばN 2雰囲気中において例えば600℃程度の低温で例えば10時間程度アニールする。 Next, a low temperature for example, about 10 hours annealing at, for example, about 600 ° C. In example N 2 atmosphere. これによって、 by this,
ゲート電極4、ソース領域及びドレイン領域6を構成する非晶質Si膜は固相成長により結晶化して多結晶Si膜となる。 Gate electrode 4, an amorphous Si film constituting a source region and a drain region 6 is a polycrystalline Si film is crystallized by solid phase growth. 第1図Dはこの結晶化後の状態を示す。 The Figure 1 D shows a state after the crystallization. この多結晶Si膜の結晶粒径は例えば1・5〜2μm程度と極めて大きい。 Crystal grain size of the polycrystalline Si film is, for example very large as about 1 · 5~2μm.

次に、例えば1100℃程度の高温で所定時間アニールを行う。 Next, for a predetermined time annealing at a high temperature of, for example, about 1100 ° C.. これによって、ゲート電極4、ソース領域5及びドレイン領域6を構成する上述の多結晶Si膜中のBの電気的活性化及び残留結晶欠陥の除去を行い、結晶性を向上させる。 Thereby, the gate electrode 4 performs removal of electrical activation and residual crystal defects B in the above-mentioned polycrystalline Si film constituting the source region 5 and drain region 6, to improve the crystallinity. このゲート電極4、ソース領域5及びドレイン領域6のシート抵抗は例えば200Ω/□程度に低減する。 The gate electrode 4, the sheet resistance of the source region 5 and drain region 6 is reduced to, for example, about 200 [Omega / □.

この後、層間絶縁膜、コンタクトホール、アルミニウム(A1)のような金属配線などを形成して、目的とするpチャネルの多結晶Si TFTを完成させる。 Thereafter, an interlayer insulating film, contact holes, metal interconnection such as to form a such as aluminum (A1), thereby completing the polycrystalline Si TFT of a p-channel of interest.

以上のように、この実施例Iによれば、Bイオン注入による不純物ドーピング、Siのイオン注入による多結晶 As described above, according to this embodiment I, the impurity doping by B ion implantation, the polycrystalline by ion implantation of Si
Si膜の非晶質化、低温アニールによる非晶質Si膜の結晶化及び高温アニールによるBの電気的活性化などにより、上述のようにシート抵抗が例えば200Ω/□程度の低抵抗のp型多結晶Si膜を形成することができる。 Amorphization of Si film, such as by electrical activation of B by crystallization and high-temperature annealing of the amorphous Si film by low-temperature annealing, p-type sheet resistance e.g. 200 [Omega / □ degree of resistance as described above it is possible to form a polycrystalline Si film. このp型多結晶Si膜は単結晶に近い結晶性を有するため、キャリア(正孔)の移動度が高い。 The p-type polycrystalline Si film to have a crystallinity close to a single crystal, the high mobility of carriers (holes). これによって、単結晶 As a result, single crystal
Siを用いたFETに匹敵する高性能のpチャネル多結晶Si High performance of the p-channel polycrystalline Si comparable to the FET using the Si
TFTを得ることができる。 It is possible to obtain a TFT.

この実施例Iにる方法は、例えば多結晶Si TFTを画素スイッチング素子及び周辺走査部ICとして用いる液晶ディスプレイやコンタクトラインセンサ(a−Si:H TF How simmer this Example I, for example, a polycrystalline Si liquid crystal display and a contact line sensor using a TFT as a pixel switching element and the peripheral scanning unit IC (a-Si: H TF
T+多結晶Si TFT)などの製造に応用することが可能である。 T + polycrystalline Si TFT) may be applied to the production of such.

実施例II 第2図A〜第2図Dは本発明の実施例IIを示す。 Example II Figure 2 A~ Figure 2 D shows an embodiment II of the present invention. この実施例IIは、pチャネルMOSFETを有するLSIの製造に本発明を適用した実施例である。 This Example II is an example of applying the present invention in the manufacture of LSI having a p-channel MOSFET.

この実施例IIにおいては、第2図Aに示すように、まず例えばn型Si基板の7の表面を選択的に熱酸化することにより例えばSiO 2膜のようなフィールド絶縁膜8を形成して素子間分離を行った後、このフィールド絶縁膜8 In this embodiment II, as shown in FIG. 2 A, firstly for example the 7 surface of the n-type Si substrate selectively by the thermal oxidation for example by forming a field insulating film 8 such as a SiO 2 film after the element isolation, the field insulating film 8
で囲まれた活性領域の表面に例えば熱酸化法により例えばSiO 2膜のようなゲート絶縁膜3を形成する。 Forming a gate insulating film 3, such as by the enclosed surface of the active region, for example, a thermal oxidation method such as SiO 2 film. 次に、例えば低圧CVD法により多結晶Si膜を全面に形成した後、 Then, for example, after the polycrystalline Si film was formed on the entire surface by low-pressure CVD method,
この多結晶Si膜及びゲート絶縁膜3をエッチングにより所定形状にパターンニングする。 The polycrystalline Si film and the gate insulating film 3 is patterned into a predetermined shape by etching. これによって、ゲート電極4が形成される。 Thereby, the gate electrode 4 is formed. 次に、このゲート電極4をマスクとしてn型Si基板7中に例えばBを低濃度にイオン注入する。 Next, ions are implanted at a low concentration, for example, B in the n-type Si substrate 7 using the gate electrode 4 as a mask. 次に、例えばCVD法により例えばSiO 2膜を全面に形成した後、このSiO 2膜を例えば反応性イオンエッチング(RIE)法により基板表面と垂直方向に異方性エッチングして、ゲート電極4の側壁にサイドウォールスペーサ9を形成する。 Then, for example, after forming on the entire surface by, for example, a SiO 2 film CVD method, and anisotropically etched into the substrate surface and perpendicular direction by the SiO 2 film, for example reactive ion etching (RIE) method, the gate electrode 4 forming a sidewall spacer 9 on the side walls. 次に、このサイドウォールスペーサ9 Then, the sidewall spacer 9
をマスクとして例えばBをn型Si基板7中の高濃度にイオン注入する。 The ion implantation of example B as a mask in a high concentration in the n-type Si substrate 7. この後、注入不純物の電気的活性化のためにアニールを行う。 Thereafter, annealing for electrical activation of implanted impurities. これによって、p +型のソース領域5及びドレイン領域6がゲート電極4に対して自己整合的に形成される。 Thus, p + -type source region 5 and drain region 6 are formed in self alignment with the gate electrode 4. これらのゲート電極4、ソース領域5 The gate electrode 4, source region 5
及びドレイン領域6によりpチャネルMOSFETが構成される。 And the p-channel MOSFET is formed by the drain region 6. この場合、これらのソース領域5及びドレイン領域6のうちサイドウォールスペーサ9の下方の部分には、 In this case, in the lower portion of the sidewall spacers 10, of these source regions 5 and the drain region 6,
例えばp -型の低不純物濃度5a,6aが形成されている。 For example p - type low impurity concentration 5a, 6a are formed. 従って、このpチャネルMOSFETは、低不純物濃度部6aによりドレイン領域6の近傍の電界を緩和した、いわゆるLD Therefore, the p-channel MOSFET was relieving the electric field in the vicinity of the drain region 6 by the low impurity concentration portion 6a, so-called LD
D(Lightly Doped Drain)構造を有する。 Having a D (Lightly Doped Drain) structure. なお、このp In addition, this p
チャネルMOSFETは、必ずしもLDD構造を有する必要はない。 Channel MOSFET need not necessarily have an LDD structure. 次に、例えばCVD法により例えばSiO 2膜のような層間絶縁膜10を全面に形成した後、この層間絶縁膜10の表面を例えばエッチバック法により平坦化する。 Then, for example, after forming on the entire surface by, for example, an interlayer insulating film 10 such as SiO 2 film CVD, flattened by the surface of the interlayer insulating film 10, for example an etch back method. 次に、この層間絶縁膜10の所定部分をエッチング除去してコンタクトホールC 1 ,C 2を形成する。 Next, a contact hole C 1, C 2 a predetermined portion of the interlayer insulating film 10 is removed by etching. 例えばCMOSLSIによる4MビットのスタティックRAM(Random Access Memory)や16M For example, 4M bits of static RAM due to CMOSLSI (Random Access Memory) and 16M
ビットのダイナミックRAMの場合、これらのコンタクトホールC 1 ,C 2の深さ及び径はそれぞれ例えば8000Å及び5 For bit dynamic RAM, the contact holes C 1, C 2 of the depth and size and each example 8000 Å 5
000Å程度である。 It is about 000Å. 次に、例えば低圧CVD法により多結晶 Then, for example, polycrystalline by low-pressure CVD
Si膜2が全面に形成した後、層絶縁膜10の表面が露出するまでこの多結晶Si2をエッチバックする。 After Si film 2 is formed on the entire surface, etching back the polycrystalline Si2 until the surface of the layer insulation film 10 is exposed. これによって、上述のコンタクトホールC 1 ,C 2内が多結晶Si膜2により埋められた構造が形成される。 Thus, the contact hole C 1, C 2 of the above structure buried polycrystalline Si film 2 is formed.

次に第2図Bに示すように、全面に例えばSiをイオン注入する。 Next, as shown in FIG. 2 B, the entire surface, for example, the Si ion implantation. これによって、コンタクトホールC 1 ,C 2内の多結晶Si膜2が非晶質化されて非晶質Si膜11となる。 Thus, a polycrystalline Si film 2 of the contact hole C 1, the C 2 becomes amorphous Si film 11 is amorphous. ここで多結晶Si膜2の膜厚が大きい場合には、一回のSiのイオン注入によりこの多結晶Si膜2の全体を非晶質化することは必ずしも容易ではないが、例えばエネルギーを何段回かに変えてSiのイオン注入を複数回繰り返し行うことによりこの多結晶Si膜2の全体を非晶質化することができる。 Here, when the thickness of the polycrystalline Si film 2 is large, by ion implantation of a single Si is not necessarily easy to amorphized entire polycrystalline Si film 2, for example, the energy what it can be amorphized whole of the polycrystalline Si film 2 by repeated stages of times to change a plurality of times of ion implantation of Si to. また、場合によっては、コンタクトホール In addition, in some cases, the contact hole
C 1 ,C 2内にその深さよりも薄い多結晶Si膜を形成してはS C 1, is to form a thin polycrystalline Si film than its depth in the C 2 S
iのイオン注入によりこの多結晶Si膜を非晶質化するという工程を複数回繰り返すことにより、これらのコンタクトホールC 1 ,C 2内を非晶質Si膜11により埋めることもできる。 by ion implantation of i by repeating several times the step of amorphizing the polycrystalline Si film, these contact holes C 1, the C 2 may also be filled by the amorphous Si film 11.

次に第2図Cに示すように、全面にBをイオン注入する。 Next, as shown in FIG. 2 C, the entire surface of the B ion implantation. これによって、コンタクトホールC 1 ,C 2内の非晶質S Thus, amorphous S of the contact hole C 1, the C 2
i膜11にBがドープされる。 B is doped in the i layer 11.

次に、例えばN 2雰囲気中で例えば600℃の低温でアニールを行うことにより、上述のBドープ非晶質Si膜11の結晶化を行う。 Then, for example, by performing annealing at low temperature under N 2 atmosphere for example 600 ° C., to crystallize the above-mentioned B-doped amorphous Si film 11. これによって、第2図Dに示すように、 Thus, as shown in FIG. 2 D,
コンタクトホールC 1 ,C 2内が例えばp +型の多結晶Si膜12 Contact hole C 1, polycrystalline in C 2, for example p + -type Si film 12
により埋められた構造が形成される。 Buried structure is formed. また、この低温アニールにより、ソース領域5及びドレイン領域5中の結晶欠陥も低減する。 Also, this low-temperature annealing also reduces the crystal defects in the 5 source region 5 and drain region.

次に、例えば1100℃で短時間アニールを行う。 Next, rapid thermal annealing, for example, 1100 ° C.. これによって、多結晶Si膜12中のBの電気的活性化及び残留結晶欠陥の除去が行なわれる。 Thus, removal of the electrical activation and residual crystal defects B in the polycrystalline Si film 12 is performed. コンタクトホールC 1 ,C 2の深さが8000Å程度の場合、この時点での多結晶Si膜12のシート抵抗は例えば20Ω/□程度と低い。 If the depth of the contact hole C 1, C 2 is about 8000 Å, the sheet resistance of the polycrystalline Si film 12 at this time, for example 20 [Omega / □ as low as about. この後、例えばA1のような金属配線などを形成して、目的とするLSI Then, for example, by forming and metal wires, such as A1, LSI of interest
を完成させる。 It is allowed to complete.

以上のように、この実施例IIによれば、コンタクトホールC 1 ,C 2内を低抵抗のp型多結晶Si膜12により埋めることができるので、この多結晶Si膜12に対する金属配線のコンタクト抵抗の低減を図ることができる。 As described above, according to this embodiment II, it is possible to fill the contact hole C 1, C in the low resistance 2 p-type polycrystalline Si film 12, the contact of the metal wiring for the polycrystalline Si film 12 reduction in resistance can be achieved. これによって、pチャネルMOSFETの高速動作化を図ることができる。 Thereby, it is possible to speed up operation of the p-channel MOSFET.

この実施例IIによる方法は、CMOSLSIやバイポーラCMO The method according to this embodiment II is, CMOSLSI and bipolar CMO
SLSIの製造に適用することが可能である。 It can be applied to the manufacture of SLSI.

以上、本発明の実施例につき具体的に説明したが、本発明は、上述の実施例に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。 Has been specifically explained embodiment of the present invention, the present invention is not limited to the embodiments described above but can be modified in various ways based on the technical idea of ​​the present invention.

例えば、B及びSiのイオン注入のエネルギー及びドーズ量、低温アニールの温度、高温アニールの温度などは上述の実施例I,IIで用いた値に限定されるものではなく、必要に応じて選ぶことが可能である。 For example, the energy and dose of the ion implantation of B and Si, and not low annealing temperatures, such as temperature of the high temperature anneal to be limited to the values ​​used in the above Examples I, II, be chosen as required it is possible. また、実施例Iにおいて、石英基板1の代わりに、例えば表面にSiO 2 Further, in Example I, SiO 2 instead of the quartz substrate 1, for example, on the surface
膜が形成されたSi基板のような半導体基盤を用いることも可能である。 It is also possible to use a semiconductor substrate such as Si substrate having a film formed.

〔発明の効果〕 〔Effect of the invention〕

本発明の第1の発明によれば、ゲート電極、ソース領域及びドレイン領域のシート抵抗を低減することができる。 According to the first aspect of the present invention, it is possible to reduce the gate electrode, the sheet resistance of the source region and the drain region.

また、本発明の第2の発明によれば、接続孔を低抵抗のp型多結晶シリコン膜により埋めることができるので、このp型多結晶シリコン膜に対する金属配線のコンタクト抵抗の低減を図ることができる。 Further, according to the second aspect of the present invention, it is possible to fill the connection hole by p-type polycrystalline silicon film of low resistance, possible to reduce the contact resistance of the metal wiring for the p-type polycrystalline silicon film can.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1図A〜第1図Dは本発明の実施例Iを工程順に説明するための断面図、第2図A〜第2図Dは本発明の実施例IIを工程順に説明するための断面図、第3図は膜厚8 Sectional view for the first FIG A~ Figure 1 D for explaining an embodiment I of the present invention in process order, cross-section for the second FIG A~ Figure 2 D for explaining an embodiment II of the present invention in order of steps Figure, Figure 3 is the thickness 8
Åの多結晶Siに種々の条件でイオン注入を行った後に60 60 after the ion implantation in a variety of conditions to polycrystalline Si of Å
0℃でアニールを行った場合におけるBドープSi膜のシート抵抗のアニール時間依存性を示すグラフ、第4図は膜厚800Åの多結晶Si膜に種々の条件でイオン注入を行った後に600℃でアニールを行った場合におけるBドープSi膜の紫外反射ピークの高さのアニール時間依存性を示すグラフである。 0 ℃ a graph showing the sheet resistance of the annealing time dependence of the B-doped Si film in the case of annealing, Fig. 4 600 ° C. after the ion implantation in a variety of conditions to the polycrystalline Si film having a thickness of 800Å in is a graph showing the height of the annealing time dependence of the ultraviolet reflection peak of B-doped Si film in the case of annealing. 図面における主要な符号の説明 1:石英基板、2,12:多結晶Si膜、 4:ゲート電極、5:ソース領域、6:ドレイン領域、7:n型S Description of the key symbols in drawings 1: quartz substrate, 2, 12: polycrystalline Si film, 4: gate electrode, 5: source region, 6: drain region, 7: n-type S
i基板、10:層間絶縁膜、11:非晶質Si膜。 i substrate, 10: interlayer insulating film, 11: amorphous Si film. 4

フロントページの続き (56)参考文献 特開 昭62−287615(JP,A) 特開 昭58−56409(JP,A) 特開 昭62−9628(JP,A) 特開 昭63−185016(JP,A) (58)調査した分野(Int.Cl. 6 ,DB名) H01L 29/786 H01L 21/336 H01L 21/265 Front page of the continuation (56) Reference Patent Sho 62-287615 (JP, A) JP Akira 58-56409 (JP, A) JP Akira 62-9628 (JP, A) JP Akira 63-185016 (JP , a) (58) investigated the field (Int.Cl. 6, DB name) H01L 29/786 H01L 21/336 H01L 21/265

Claims (4)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】多結晶シリコン膜上にゲート絶縁体を介して多結晶シリコンからなるゲート電極を形成する工程と、 上記多結晶シリコン膜に上記ゲート電極をマスクとしてホウ素としてイオン注入することにより、上記ゲート電極にホウ素をドープするとともに上記多結晶シリコン膜中にソース領域及びドレイン領域を形成する工程と、 上記多結晶シリコン膜に上記ゲート電極をマスクとして不活性元素をイオン注入することにより、上記多結晶シリコン膜及び上記ゲート電極を非晶質化する工程と、 上記多結晶シリコン膜及び上記ゲート電極を第1の温度で熱処理する工程と、 上記多結晶シリコン膜及び上記ゲート電極を上記第1の温度より高い第2の温度で熱処理する工程とを具備することを特徴とする半導体装置の製造方法。 Forming a 1. A gate electrode made of polycrystalline silicon through a gate insulator on the polycrystalline silicon film by ion implantation using the gate electrode in the polycrystalline silicon film as a boron as a mask, forming source and drain regions in the polycrystalline silicon film while doping with boron the gate electrode, by implanting inert element the gate electrode in the polycrystalline silicon film as a mask, the a step of the polycrystalline silicon film and the gate electrode amorphized, the polycrystalline silicon film and a step of heat treating said gate electrode at a first temperature, the polycrystalline silicon film and the first said gate electrode the method of manufacturing a semiconductor device characterized by comprising a step of heat treatment at a second temperature higher than the temperature.
  2. 【請求項2】上記第1の温度での熱処理は50℃以上700 Wherein the heat treatment at the first temperature 50 ° C. to 700
    ℃以下の温度で行われ、上記第2の温度での熱処理は10 ℃ carried out at temperatures below the heat treatment at the second temperature 10
    00℃以下の温度で行われることを特徴とする請求項1記載の半導体装置の製造方法。 The method according to claim 1, wherein the 00 ° C. is carried out at a temperature below.
  3. 【請求項3】接続孔の内部に多結晶シリコン膜を埋め込む工程と、 上記多結晶シリコン膜に不活性元素をイオン注入することにより上記多結晶シリコン膜を非晶質化する工程と、 上記多結晶シリコン膜にホウ素をイオン注入する工程と、 上記多結晶シリコン膜を第1の温度で熱処理する工程と、 上記多結晶シリコン膜を上記第1の温度より高い第2の温度で熱処理する工程とを具備することを特徴とする半導体装置の製造方法。 Inside of 3. A connection hole burying the polycrystalline silicon film, a step of amorphizing the polycrystalline silicon film by ion-implanting an inert element in the polycrystalline silicon film, the multi a step of ion-implanting boron into the crystal silicon film, the polycrystalline silicon film and the step of heat treating at a first temperature, and heat-treating the polycrystalline silicon film by the higher than the first temperature second temperature the method of manufacturing a semiconductor device characterized by comprising a.
  4. 【請求項4】上記第1の温度での熱処理は500℃以上700 Wherein the heat treatment at the first temperature 500 ° C. to 700
    ℃以下の温度で行われ上記第2の温度での熱処理は1000 ℃ the heat treatment in conducted the second temperature at a temperature 1000
    ℃以上の温度で行われることを特徴とする請求項3記載の半導体装置の製造方法。 The method according to claim 3, wherein the ℃ carried out at temperatures above.
JP33045988A 1988-12-27 1988-12-27 A method of manufacturing a semiconductor device Expired - Fee Related JP2785294B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP33045988A JP2785294B2 (en) 1988-12-27 1988-12-27 A method of manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP33045988A JP2785294B2 (en) 1988-12-27 1988-12-27 A method of manufacturing a semiconductor device

Publications (2)

Publication Number Publication Date
JPH02174237A true JPH02174237A (en) 1990-07-05
JP2785294B2 true JP2785294B2 (en) 1998-08-13

Family

ID=18232858

Family Applications (1)

Application Number Title Priority Date Filing Date
JP33045988A Expired - Fee Related JP2785294B2 (en) 1988-12-27 1988-12-27 A method of manufacturing a semiconductor device

Country Status (1)

Country Link
JP (1) JP2785294B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06318559A (en) * 1993-05-07 1994-11-15 Hitachi Ltd Manufacture of semiconductor device by high energy ion implantation

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5856409A (en) * 1981-09-30 1983-04-04 Toshiba Corp Production of semiconductor device
JPS629628A (en) * 1985-07-05 1987-01-17 Nec Corp Manufacture of substrate for semiconductor device
JPS62287615A (en) * 1986-06-06 1987-12-14 Sony Corp Formation of polycrystalline silicon film
JPS63185016A (en) * 1987-01-27 1988-07-30 Sony Corp Forming method for semiconductor thin film

Also Published As

Publication number Publication date Type
JPH02174237A (en) 1990-07-05 application

Similar Documents

Publication Publication Date Title
US5488000A (en) Method of fabricating a thin film transistor using a nickel silicide layer to promote crystallization of the amorphous silicon layer
US6518102B1 (en) Method for manufacturing transistor semiconductor devices with step of annealing to getter metal with phosphorous
US5696003A (en) Method for fabricating a semiconductor device using a catalyst introduction region
US6235563B1 (en) Semiconductor device and method of manufacturing the same
US20020037619A1 (en) Semiconductor device and method of producing the same
US5904508A (en) Semiconductor device and a method of manufacturing the same
US5693541A (en) Method for manufacturing a semiconductor device using a silicon nitride mask
US5665646A (en) Method for manufacturing semiconductor device with low electric resistance silicide layer on silicon surface
US6255146B1 (en) Thin film transistor and a method of manufacturing thereof
US20030030108A1 (en) Thin film transistor and method for manufacturing the same
US6727122B2 (en) Method of fabricating polysilicon thin film transistor
US5595923A (en) Method of forming a thin film transistor
US6677191B1 (en) Method of producing a top-gate thin film transistor
JP2005197704A (en) Semiconductor device and manufacturing method therefor
JPH05102483A (en) Film transistor and its manufacturing method
JPH08330602A (en) Manufacture of semicondutor device
US5733793A (en) Process formation of a thin film transistor
JPH09199719A (en) Manufacture of semiconductor device
JPH0818055A (en) Semiconductor integrated circuit and its manufacture
JPH11307777A (en) Top gate type thin-film transistor and manufacture thereof
US20020137297A1 (en) Method of manufacturing semiconductor device
KR100192593B1 (en) Fabrication method of polysilicon thin film transistor
JP2000077665A (en) Thin-film transistor device and its manufacture
JPH0722338A (en) Semiconductor device and manufacture thereof
JP2010062529A (en) Method of manufacturing semiconductor device

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees