JPH02173853A - 効率的データ転送機能を有するコンピユータ・システムおよび効率的データ転送方法 - Google Patents
効率的データ転送機能を有するコンピユータ・システムおよび効率的データ転送方法Info
- Publication number
- JPH02173853A JPH02173853A JP1246621A JP24662189A JPH02173853A JP H02173853 A JPH02173853 A JP H02173853A JP 1246621 A JP1246621 A JP 1246621A JP 24662189 A JP24662189 A JP 24662189A JP H02173853 A JPH02173853 A JP H02173853A
- Authority
- JP
- Japan
- Prior art keywords
- data
- system memory
- address
- dma
- idaw
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012545 processing Methods 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims description 21
- 230000006870 function Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 238000013500 data storage Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明はデータ処理分野に関し、さらに詳しくは効率的
なデータ転送処理の可能なコンピュータ・システムに関
する。
なデータ転送処理の可能なコンピュータ・システムに関
する。
Ｂ、従来技術およびその問題点
ＩＢＭシステム／３７ｏのような一般的なコンピュータ
システムの処理においてはメモリ中のデータはコンピュ
ータ・システムにより直接あるいは間接的にアドレスさ
れる。直接アドレス指定はホストによるプログラム読み
出し処理で使用される０間接アドレス指定はデータの読
み書きを行うアプリケーション及びユーティリティ・プ
ログラムによって使用される。チャネル間接データ・ア
ドレス指定は一つのチャネル・コマンド・ワード（ＣＣ
Ｗ）が、絶対システムメモリ中の非連続ページに渡るデ
ータの転送を制御することを許容する。チャネル間接デ
ータ・アドレス指定はＣＣＷのフラグビットにより指定
される。このフラグ・ビットが１であれば、データ・ア
ドレス・フィールドが直接データ・アドレスに使用され
ないことを示す、その場合、データ・アドレス・フィー
ルドはシステム・メモリ中のデータ領域を指示する絶対
アドレスを有する間接データ・アドレス・ワード（ＩＤ
ＡＷ）の位置を示す、ＩＤＡＷはシステム・メモリ中の
いかなる位置をもアドレスする能力を有し、非連続処理
と同様連続処理にも使用できる。システム／３７０のＩ
ＤＡＷについては“Ｉ ＢＭ Ｓ ｙ ｓ ｔ ａｍ
／３７０ Ｐｒ１ｎｃｉｐｌｅｓ ｏｆＯｐｅｒａｔｉ
ｏｎ”ＧＡ２２−７０００−９の１２−４５から１２−
４６頁に詳細に記載されている。
システムの処理においてはメモリ中のデータはコンピュ
ータ・システムにより直接あるいは間接的にアドレスさ
れる。直接アドレス指定はホストによるプログラム読み
出し処理で使用される０間接アドレス指定はデータの読
み書きを行うアプリケーション及びユーティリティ・プ
ログラムによって使用される。チャネル間接データ・ア
ドレス指定は一つのチャネル・コマンド・ワード（ＣＣ
Ｗ）が、絶対システムメモリ中の非連続ページに渡るデ
ータの転送を制御することを許容する。チャネル間接デ
ータ・アドレス指定はＣＣＷのフラグビットにより指定
される。このフラグ・ビットが１であれば、データ・ア
ドレス・フィールドが直接データ・アドレスに使用され
ないことを示す、その場合、データ・アドレス・フィー
ルドはシステム・メモリ中のデータ領域を指示する絶対
アドレスを有する間接データ・アドレス・ワード（ＩＤ
ＡＷ）の位置を示す、ＩＤＡＷはシステム・メモリ中の
いかなる位置をもアドレスする能力を有し、非連続処理
と同様連続処理にも使用できる。システム／３７０のＩ
ＤＡＷについては“Ｉ ＢＭ Ｓ ｙ ｓ ｔ ａｍ
／３７０ Ｐｒ１ｎｃｉｐｌｅｓ ｏｆＯｐｅｒａｔｉ
ｏｎ”ＧＡ２２−７０００−９の１２−４５から１２−
４６頁に詳細に記載されている。
システム／３７０あるいはこれに類似する装置において
は、最大限可能な長さのデータを転送するようにＩＤＡ
Ｗを使用している。従来のシステム／３７０の入出力制
御装置はこれらのＩＤＡＷを一度に一つ処理している。
は、最大限可能な長さのデータを転送するようにＩＤＡ
Ｗを使用している。従来のシステム／３７０の入出力制
御装置はこれらのＩＤＡＷを一度に一つ処理している。
各ＩＤＡＷの処理に際しては直接メモリ・アドレス（Ｄ
ＭＡ）処理が実行されなければならない、ＤＭＡ処理は
システム・メモリと入出力制御装置間のデータ転送をプ
ロセッサの介在なしに実行できる。ＩＤＡＷの実行ごと
にＤＭＡ処理が実行されなければならないということは
、すなわちＤＭＡの転送長さはＩＤＡＷの転送長さに規
制されるということであるにれは無駄な制限であり、Ｄ
ＭＡ処理の数が抑えられればパフォーマンスは向上でき
る。
ＭＡ）処理が実行されなければならない、ＤＭＡ処理は
システム・メモリと入出力制御装置間のデータ転送をプ
ロセッサの介在なしに実行できる。ＩＤＡＷの実行ごと
にＤＭＡ処理が実行されなければならないということは
、すなわちＤＭＡの転送長さはＩＤＡＷの転送長さに規
制されるということであるにれは無駄な制限であり、Ｄ
ＭＡ処理の数が抑えられればパフォーマンスは向上でき
る。
Ｃ０発明の概要
本発明の目的は効率的なデータ転送処理を行うコンピュ
ータ・システムを提供することである。
ータ・システムを提供することである。
さらに、コンピュータ・システムにおけるＤＭＡ処理の
数を減少させること、 そして、コンピュータ・システムにおけるＤＭＡ処理の
数を減少させるために効率的にＩＤＡＷ処理を実行する
ことである。
数を減少させること、 そして、コンピュータ・システムにおけるＤＭＡ処理の
数を減少させるために効率的にＩＤＡＷ処理を実行する
ことである。
システム・メモリ、中央処理装置、入出力制御装置、そ
して少なくとも１つのデバイスを有するコンピュータ・
システムにより本発明は達成される。中央処理装置がシ
ステム・メモリとデバイス間においてデータ転送を行お
うとするとき、ＩＤＡＷコマンドを入出力制御装置（Ｉ
１０コントローラ）へ送る。各々のＩＤＡＷコマンドに
対する直接メモリ・アクセス（ＤＭＡ）処理の実行の代
わりに、ＩＤＡＷ先見（Ｉ Ｄ Ａ Ｗ １ｏｏｋ ａ
ｈｅａｄ）手順が開始される。この手順の中でＩ１０コ
ントローラはＩＤＡＷコマンドによって指示されたシス
テム・メモリのシステム・アドレスが連続であるかどう
かをチエツクする。もし連続であれば連続的なシステム
・アドレスを特定する複数のＩＤＡＷを最大ＤＭＡ転送
長まで連結する。この手順によって、システム・メモリ
へ送られるＤＭＡ処理の数は減少され、コンピュータ・
システムはより効率的なデータ転送を行うことが可能と
なる。
して少なくとも１つのデバイスを有するコンピュータ・
システムにより本発明は達成される。中央処理装置がシ
ステム・メモリとデバイス間においてデータ転送を行お
うとするとき、ＩＤＡＷコマンドを入出力制御装置（Ｉ
１０コントローラ）へ送る。各々のＩＤＡＷコマンドに
対する直接メモリ・アクセス（ＤＭＡ）処理の実行の代
わりに、ＩＤＡＷ先見（Ｉ Ｄ Ａ Ｗ １ｏｏｋ ａ
ｈｅａｄ）手順が開始される。この手順の中でＩ１０コ
ントローラはＩＤＡＷコマンドによって指示されたシス
テム・メモリのシステム・アドレスが連続であるかどう
かをチエツクする。もし連続であれば連続的なシステム
・アドレスを特定する複数のＩＤＡＷを最大ＤＭＡ転送
長まで連結する。この手順によって、システム・メモリ
へ送られるＤＭＡ処理の数は減少され、コンピュータ・
システムはより効率的なデータ転送を行うことが可能と
なる。
ここで示す実施例ではコンピュータ・システムとしてＩ
ＢＭシステム／３７０を使用しているが、本発明は間接
データ・アドレス指定を実行するコンピュータ・システ
ムに適用可能である。
ＢＭシステム／３７０を使用しているが、本発明は間接
データ・アドレス指定を実行するコンピュータ・システ
ムに適用可能である。
Ｄ、実施例
第１図は本発明に係るコンピュータ・システムのブロッ
ク図である。この最適実施例のホスト・コンピュータは
Ｉ１０コントローラ及びデバイスを備えたＩＢＭシステ
ム３７０であるが１間接アドレス指定を行うコンピュー
タ・システムであれば他のものでもよい。コンピュータ
・システム１０はシステム・メモリ３０に接続された中
央処理装置１１を有する。システム・メモリ３０はデー
タ転送処理を制御するＩ１０メモリ・インターフェース
４０を有する。Ｉ１０メモリ・インターフェース４０は
同時に実行され得る■／○コントローラ２ｏ及びホスト
ＣＰＵＩ １によるシステム・メモリ・アクセスを制御
する。Ｉ１０メモリ・インターフェース４０はシスチム
ニ／○バス１４を介してＩ１０コントローラ２０に接続
されている。
ク図である。この最適実施例のホスト・コンピュータは
Ｉ１０コントローラ及びデバイスを備えたＩＢＭシステ
ム３７０であるが１間接アドレス指定を行うコンピュー
タ・システムであれば他のものでもよい。コンピュータ
・システム１０はシステム・メモリ３０に接続された中
央処理装置１１を有する。システム・メモリ３０はデー
タ転送処理を制御するＩ１０メモリ・インターフェース
４０を有する。Ｉ１０メモリ・インターフェース４０は
同時に実行され得る■／○コントローラ２ｏ及びホスト
ＣＰＵＩ １によるシステム・メモリ・アクセスを制御
する。Ｉ１０メモリ・インターフェース４０はシスチム
ニ／○バス１４を介してＩ１０コントローラ２０に接続
されている。
望ましい実施例では工／○コントローラ２０はよりＭ
９３７０ ＤＡＳＤ／Ｔａｐｅ サブシステム・
コントローラであるが、本発明の概念に合致すれば他の
コントローラを使用してもよい。Ｉ１０コントローラ２
０の詳細は第２図に示されている。第１図においては工
／○コントローラ１つがシステムＩ１０バス１４に接続
されているが実際は複数のＩ１０コントローラが接続さ
れる。
９３７０ ＤＡＳＤ／Ｔａｐｅ サブシステム・
コントローラであるが、本発明の概念に合致すれば他の
コントローラを使用してもよい。Ｉ１０コントローラ２
０の詳細は第２図に示されている。第１図においては工
／○コントローラ１つがシステムＩ１０バス１４に接続
されているが実際は複数のＩ１０コントローラが接続さ
れる。
さらに第１図ではＩ１０コントローラ２０はデバイス・
バス１５を介してデバイス１６に接続されている。望ま
しい実施例におけるデバイス１６はＩ ＢＭ９３３２あ
るいは９３３５のようなりＡＳＤユニット、またはＩＢ
Ｍ９３４７のようなテープ・ユニットである。また、デ
バイス１６はシステム・メモリにアクセスするプリンタ
、デイスプレィ、プロッタ等の機器でもよい。第１図に
おいてはデバイス・バス１５に接続されたデバイスは１
つであるが実際には複数のデバイスの接続が考えられる
。
バス１５を介してデバイス１６に接続されている。望ま
しい実施例におけるデバイス１６はＩ ＢＭ９３３２あ
るいは９３３５のようなりＡＳＤユニット、またはＩＢ
Ｍ９３４７のようなテープ・ユニットである。また、デ
バイス１６はシステム・メモリにアクセスするプリンタ
、デイスプレィ、プロッタ等の機器でもよい。第１図に
おいてはデバイス・バス１５に接続されたデバイスは１
つであるが実際には複数のデバイスの接続が考えられる
。
第２図は本発明のＩ１０コントローラ２０の詳細を示す
ブロック図である。システム・アダプタ２１はシステム
Ｉ１０バス１４及びＤＭＡバス２２に接続されている。
ブロック図である。システム・アダプタ２１はシステム
Ｉ１０バス１４及びＤＭＡバス２２に接続されている。
システム・アブブタ２１はホスト・コンピュータ５０と
■／○コントローラ２０間のシステムＩ１０バス１４を
介したデータ及びコマンドの転送に要求されるインタフ
ェース機能を供給する。ＤＭＡバス２２はシステム・ア
ダプタ２１をコントロール・プロセッサ２３、コントロ
ール・ストア２４、データ転送コントロール２５、ＤＭ
Ａデータ記憶装Ｎ２６．そしてデバイス・アダプタ２７
に接続している。コントロール・プロセッサ２３はコン
トロール・ストア２４中にあるマイクロコード命令の実
行によって工／○コントローラ２０の基本機能の動作制
御をする。
■／○コントローラ２０間のシステムＩ１０バス１４を
介したデータ及びコマンドの転送に要求されるインタフ
ェース機能を供給する。ＤＭＡバス２２はシステム・ア
ダプタ２１をコントロール・プロセッサ２３、コントロ
ール・ストア２４、データ転送コントロール２５、ＤＭ
Ａデータ記憶装Ｎ２６．そしてデバイス・アダプタ２７
に接続している。コントロール・プロセッサ２３はコン
トロール・ストア２４中にあるマイクロコード命令の実
行によって工／○コントローラ２０の基本機能の動作制
御をする。
コントロール・ストア２４はＩ１０コントローラ２０を
制御して本発明におけるデータ転送処理に必要とされる
機能を提供するマイクロコードを保持している。データ
転送コントロール２５はシステム・アダプタ２１、ＤＭ
Ａデータ記憶装置２６゜及びデバイス・アダプタ２７の
ＤＭＡバス２２を介してのデータ転送あるいはＤＭＡ機
能の調整を行う。ＤＭＡデータ記憶装置２６はＤＭＡ処
理の間、データ・バッファとして使用される。デバイス
・アダプタ２７はデバイス・バス１５に接続され、Ｉ１
０コントローラ２０とデバイス１６間のデータ及びコマ
ンドの転送に要求されるインタフェース機能を提供する
。
制御して本発明におけるデータ転送処理に必要とされる
機能を提供するマイクロコードを保持している。データ
転送コントロール２５はシステム・アダプタ２１、ＤＭ
Ａデータ記憶装置２６゜及びデバイス・アダプタ２７の
ＤＭＡバス２２を介してのデータ転送あるいはＤＭＡ機
能の調整を行う。ＤＭＡデータ記憶装置２６はＤＭＡ処
理の間、データ・バッファとして使用される。デバイス
・アダプタ２７はデバイス・バス１５に接続され、Ｉ１
０コントローラ２０とデバイス１６間のデータ及びコマ
ンドの転送に要求されるインタフェース機能を提供する
。
第３図に、ＣＰＵＩ １から発生し連続するシステム・
アドレスを特定する複数の間接データ・アドレス・ワー
ド・コマンドがいかにして本発明に従って１つの直接メ
モリ・アドレス処理に結合されるかを示した。望ましい
この実施例においてはＣＰＵＩＩがコマンドを工／○コ
ントローラ２０に送るときにＩＤＡＷコマンドは最大２
にバイトまでの長さをとることができる。この２にバイ
トの最大炎は固定される値ではなく、本発明の概念内で
あればこれより多くても少なくてもよい。ＣＰＵＬＬが
４つのＩＤＡＷコマンド１０１〜１０４をＩ１０コント
ローラ２０へ転送する場合を考える。各々は２にバイト
長である。ＩＤＡＷｌｏｌ・はシステム・メモリ３０の
システム・アドレス３１を指定する。ＩＤＡＷ１０２は
システム・メモリ３０のシステム・アドレス３１に連続
するシステム・アドレス３２を指定する。同様にＩＤＡ
Ｗ１０３で指定されるシステム・アドレス３３はＩＤＡ
Ｗ１０２で指定されるシステム・アドレス３２に連続し
、ＩＤＡＷ１０４で指定されるシステム・アドレス３４
はＩＤＡＷＩＯ３で指定されるシステム・アドレス３３
に連続する。
アドレスを特定する複数の間接データ・アドレス・ワー
ド・コマンドがいかにして本発明に従って１つの直接メ
モリ・アドレス処理に結合されるかを示した。望ましい
この実施例においてはＣＰＵＩＩがコマンドを工／○コ
ントローラ２０に送るときにＩＤＡＷコマンドは最大２
にバイトまでの長さをとることができる。この２にバイ
トの最大炎は固定される値ではなく、本発明の概念内で
あればこれより多くても少なくてもよい。ＣＰＵＬＬが
４つのＩＤＡＷコマンド１０１〜１０４をＩ１０コント
ローラ２０へ転送する場合を考える。各々は２にバイト
長である。ＩＤＡＷｌｏｌ・はシステム・メモリ３０の
システム・アドレス３１を指定する。ＩＤＡＷ１０２は
システム・メモリ３０のシステム・アドレス３１に連続
するシステム・アドレス３２を指定する。同様にＩＤＡ
Ｗ１０３で指定されるシステム・アドレス３３はＩＤＡ
Ｗ１０２で指定されるシステム・アドレス３２に連続し
、ＩＤＡＷ１０４で指定されるシステム・アドレス３４
はＩＤＡＷＩＯ３で指定されるシステム・アドレス３３
に連続する。
実施例において、コンピュータ・システム１０は４にバ
イトの最大ＤＭＡ転送長を有する。これは第３図のコラ
ムＡに表わされている。Ｉ１０コントローラ２０が後に
述べるＩＤＡＷ先見手順を実行するとき、ＩＤＡＷｌｏ
ｌとＩ ＤＡＷＩ Ｏ２はＤＭＡ処理１５１に結合され
、Ｉ ＤＡＷＩ Ｏ３とＩＤＡＷ１０４はＤＭＡ処理１
５２に結合される。ＩＤＡＷＩＯ１〜１０４を扱うＤＭ
Ａ処理の数は第３図コラムＡで見られる実施例において
は４から２へ減じられる。第３図コラムＢはコンピュー
タ・システム１０が８にバイトのＤＭＡ転送長さを有す
る場合である。ここでは、ＩＤＡＷＩ０１〜１０４は１
つ＋７１ＤＭＡ処理１６１に結合される。第３図コラム
Ｂの例ではＩＤＡＷＩＯＩ〜１０４を扱うのに要求され
るＤＭＡ処理は４から１へ減ぜられる。ＤＭＡ転送長は
かなり大きくすることができ、例えば２５６にバイト以
上も可能である。本発明の概念はそのような場合にも適
用される。
イトの最大ＤＭＡ転送長を有する。これは第３図のコラ
ムＡに表わされている。Ｉ１０コントローラ２０が後に
述べるＩＤＡＷ先見手順を実行するとき、ＩＤＡＷｌｏ
ｌとＩ ＤＡＷＩ Ｏ２はＤＭＡ処理１５１に結合され
、Ｉ ＤＡＷＩ Ｏ３とＩＤＡＷ１０４はＤＭＡ処理１
５２に結合される。ＩＤＡＷＩＯ１〜１０４を扱うＤＭ
Ａ処理の数は第３図コラムＡで見られる実施例において
は４から２へ減じられる。第３図コラムＢはコンピュー
タ・システム１０が８にバイトのＤＭＡ転送長さを有す
る場合である。ここでは、ＩＤＡＷＩ０１〜１０４は１
つ＋７１ＤＭＡ処理１６１に結合される。第３図コラム
Ｂの例ではＩＤＡＷＩＯＩ〜１０４を扱うのに要求され
るＤＭＡ処理は４から１へ減ぜられる。ＤＭＡ転送長は
かなり大きくすることができ、例えば２５６にバイト以
上も可能である。本発明の概念はそのような場合にも適
用される。
第４図は本発明における間接データ・アドレス・ワード
先見手順を示す図である。本実施例においては、ＩＤＡ
Ｗ先見手先見二頭トロール・ストア２４中のマイクロコ
ード命令の実行に従って、コントロール・プロセッサ２
３によって実行される。
先見手順を示す図である。本実施例においては、ＩＤＡ
Ｗ先見手先見二頭トロール・ストア２４中のマイクロコ
ード命令の実行に従って、コントロール・プロセッサ２
３によって実行される。
他の例ではＩＤＡＷ先見手順を工／○コントローラ２０
のデータ転送コントロール・ブロック２５によってハー
ドウェア中で実行させることも可能である。ＣＰＵＩＩ
が第１ （ｆｉｒｓｔ） Ｉ ＤＡＷコマンド（ＩＤＡ
Ｗ （Ｘ）） を工１０コントローラ２０へ送ると、
ＩＤＡＷ先見手順はブロック２００においてＦｉｒｓｔ
＝Ｘをセットし、ブロック２゜１において、ＬＥＮ値を
ＩＤＡＷ （Ｘ）の長さに等しくする。ブロック２０２
ではＬＥＮがＤＭＡ転送長の最大値より小かがチエツク
され、さらに新たな処理すべきＩＤＡＷが存在するかが
チエツクされる。実施例においてはこのＤＭＡ転送の最
大炎は４にバイトであるが、これはコンピュータ・シス
テムにより異なってくるものである０例えば先に述べた
第３図コラムＢの例では８にバイトの最大ＤＭＡ転送長
を持つ。
のデータ転送コントロール・ブロック２５によってハー
ドウェア中で実行させることも可能である。ＣＰＵＩＩ
が第１ （ｆｉｒｓｔ） Ｉ ＤＡＷコマンド（ＩＤＡ
Ｗ （Ｘ）） を工１０コントローラ２０へ送ると、
ＩＤＡＷ先見手順はブロック２００においてＦｉｒｓｔ
＝Ｘをセットし、ブロック２゜１において、ＬＥＮ値を
ＩＤＡＷ （Ｘ）の長さに等しくする。ブロック２０２
ではＬＥＮがＤＭＡ転送長の最大値より小かがチエツク
され、さらに新たな処理すべきＩＤＡＷが存在するかが
チエツクされる。実施例においてはこのＤＭＡ転送の最
大炎は４にバイトであるが、これはコンピュータ・シス
テムにより異なってくるものである０例えば先に述べた
第３図コラムＢの例では８にバイトの最大ＤＭＡ転送長
を持つ。
ＬＥＮが最大ＤＭＡ転送長に比較して大または等しいか
、あるいはさらに処理すべきＩＤＡＷ、が無いとき、ブ
ロック２０３においてＩＤＡＷ先見手順が終了する。工
１０コントローラ２０とＸ１０メモリ・インタフェース
４０間の次のＤＭＡ処理の長さはＬＥＮまたは最大ＤＭ
Ａ転送長の短い方となる。もし、ＬＥＮが最大ＤＭＡ転
送長より小であり、他の処理すべきＩＤＡＷが存在すれ
ば、ブロック２０４において動作が続行される。ブロッ
ク２０４はＣＰＵＩ １からＩ１０コントローラ２０へ
送られる次のＩＤＡＷコマンド（ＩＤＡＷ（Ｘ＋１））
の先見を行ない、２つのＩＤＡＷアドレスが連続である
かをチエツクする。これはＬＥＮにＩＤＡＷ （Ｆ Ｉ
Ｒ３Ｔ）アドレスを加算して、これがＩＤＡＷ （Ｘ＋
１）アドレスに等しくなるかをチエツクすることにより
行なわれる。もしそうでなければＩＤＡＷ先見手順はブ
ロック２ｏ３で終了し、システム・メモリ３０に送られ
る次のＤＭＡ処理の長さはＬＥＮまたは最大ＤＭＡ転送
長の短い方となる。
、あるいはさらに処理すべきＩＤＡＷ、が無いとき、ブ
ロック２０３においてＩＤＡＷ先見手順が終了する。工
１０コントローラ２０とＸ１０メモリ・インタフェース
４０間の次のＤＭＡ処理の長さはＬＥＮまたは最大ＤＭ
Ａ転送長の短い方となる。もし、ＬＥＮが最大ＤＭＡ転
送長より小であり、他の処理すべきＩＤＡＷが存在すれ
ば、ブロック２０４において動作が続行される。ブロッ
ク２０４はＣＰＵＩ １からＩ１０コントローラ２０へ
送られる次のＩＤＡＷコマンド（ＩＤＡＷ（Ｘ＋１））
の先見を行ない、２つのＩＤＡＷアドレスが連続である
かをチエツクする。これはＬＥＮにＩＤＡＷ （Ｆ Ｉ
Ｒ３Ｔ）アドレスを加算して、これがＩＤＡＷ （Ｘ＋
１）アドレスに等しくなるかをチエツクすることにより
行なわれる。もしそうでなければＩＤＡＷ先見手順はブ
ロック２ｏ３で終了し、システム・メモリ３０に送られ
る次のＤＭＡ処理の長さはＬＥＮまたは最大ＤＭＡ転送
長の短い方となる。
ブロック２０４が２つのＩＤＡＷアドレスが連続である
と刺殺したとき、ＩＤＡＷコマンドは１つの処理に結合
される。これはＩＤＡＷ（Ｘ＋１）の長さをＬＥＮに加
算することによって実行される。ブロック２０５はＸ＝
Ｘ＋１とすることにより次のＩＤＡＷへ更新し、手続は
ブロック２０２へ戻る。ブロック２０２、ブロック２０
４〜２゜６は連続するシステム・メモリ・アドレスをも
つＩＤＡＷが最大ＤＭＡ転送長を超えない範囲で結合で
きる限り繰り返される。これら２つの事象が起こるとき
、または他の処理すべきＩＤＡＷが無いとき、ブロック
２０３で動作は終了し、システム・メモリ３０へ転送さ
れる次のＤＭＡの長さはＬＥＮまたは最大ＤＭＡ転送長
の短い方となる。
と刺殺したとき、ＩＤＡＷコマンドは１つの処理に結合
される。これはＩＤＡＷ（Ｘ＋１）の長さをＬＥＮに加
算することによって実行される。ブロック２０５はＸ＝
Ｘ＋１とすることにより次のＩＤＡＷへ更新し、手続は
ブロック２０２へ戻る。ブロック２０２、ブロック２０
４〜２゜６は連続するシステム・メモリ・アドレスをも
つＩＤＡＷが最大ＤＭＡ転送長を超えない範囲で結合で
きる限り繰り返される。これら２つの事象が起こるとき
、または他の処理すべきＩＤＡＷが無いとき、ブロック
２０３で動作は終了し、システム・メモリ３０へ転送さ
れる次のＤＭＡの長さはＬＥＮまたは最大ＤＭＡ転送長
の短い方となる。
ＩＤＡＷは不連続メモリにまたがるページング処理によ
く使用される。２以上のＩＤＡＷが最大ＩＤＡＷ転送長
より大のシステムページには要求される。本発明を実行
すればＩＤＡＷはページサイズまで結合でき、１つのＤ
ＭＡ処理でシステム・メモリに転送できる。これが本発
明の第１の特徴であり、例えばシステム・ページが４に
バイトであれば本発明によって各ページについて少なく
とも２つのＩＤＡＷを効率的に結合することとなる。
く使用される。２以上のＩＤＡＷが最大ＩＤＡＷ転送長
より大のシステムページには要求される。本発明を実行
すればＩＤＡＷはページサイズまで結合でき、１つのＤ
ＭＡ処理でシステム・メモリに転送できる。これが本発
明の第１の特徴であり、例えばシステム・ページが４に
バイトであれば本発明によって各ページについて少なく
とも２つのＩＤＡＷを効率的に結合することとなる。
Ｅ０発明の効果
上述のごとく本発明によればコンピュータ・システムに
おけるデータ転送を効率的に実行することが可能となる
。
おけるデータ転送を効率的に実行することが可能となる
。
第１図は本発明の実施例において使用されるコンピュー
タ・システムを示すブロック図、第２図は同実施例の入
出力コントローラのブロック図、第３図は本発明に従っ
てデバイスからの連続システム・アドレスを持つ複数の
間接データ・アドレス・ワード・コマンドが１つの直接
メモリ・アドレス処理に結合される過程を示す図、第４
図は本発明における間接データ・アドレス・ワード先見
手順を示すフロー図である。 １０・・・・コンピュータ・システム、１４・・・・シ
ステムＩ１０バス、１５・・・・デバイス・バス、１６
・・・・デバイス、２０・・・・Ｉ１０コントローラ、
２１・・・・システム・アダプタ、２２・・・・ＤＭＡ
バス、２３・・・・コントロール・プロセッサ、２４・
・・・コントロール・ストア、２５・・・・データ伝送
コントローラ、２６・・・・ＤＭＡデータ記憶装置、２
７・・・・デバイス・アダプタ、３０・・・・システム
・メモリ、４０・・・・■／○メモリ・インタフェース
、５０・・・・ホスト・コンピュータ
タ・システムを示すブロック図、第２図は同実施例の入
出力コントローラのブロック図、第３図は本発明に従っ
てデバイスからの連続システム・アドレスを持つ複数の
間接データ・アドレス・ワード・コマンドが１つの直接
メモリ・アドレス処理に結合される過程を示す図、第４
図は本発明における間接データ・アドレス・ワード先見
手順を示すフロー図である。 １０・・・・コンピュータ・システム、１４・・・・シ
ステムＩ１０バス、１５・・・・デバイス・バス、１６
・・・・デバイス、２０・・・・Ｉ１０コントローラ、
２１・・・・システム・アダプタ、２２・・・・ＤＭＡ
バス、２３・・・・コントロール・プロセッサ、２４・
・・・コントロール・ストア、２５・・・・データ伝送
コントローラ、２６・・・・ＤＭＡデータ記憶装置、２
７・・・・デバイス・アダプタ、３０・・・・システム
・メモリ、４０・・・・■／○メモリ・インタフェース
、５０・・・・ホスト・コンピュータ
Claims (3)
- （１）システム・アドレスを有するシステム・メモリと
； 上記システム・メモリに接続された中央処理装置と； 上記中央処理装置からの複数の間接データ・アドレス・
ワード・コマンドを受領する装置と；上記間接データ・
アドレス・ワード・コマンド中で指定されるシステム・
アドレスが連続的であるとき上記間接データ・アドレス
・ワード・コマンドを結合する手段と； 上記結合された間接データ・アドレス・ワード・コマン
ドによって指定されるシステム・メモリへ、およびシス
テム・メモリからデータ転送を行う手段とを有すること
を特徴とする効率的データ転送機能を有するコンピュー
タ・システム。 - （２）システム・アドレスを有するシステム・メモリと
中央処理装置とに接続され； 上記中央処理装置からの複数の間接データ・アドレス・
ワード・コマンドを受領する装置と；上記間接データ・
アドレス・ワード・コマンド中で指定されるシステム・
アドレスが連続的であるとき上記間接データ・アドレス
・ワード・コマンドを結合する手段と； 上記結合された間接データ・アドレス・ワード・コマン
ドによって指定されるシステム・メモリへ、およびシス
テム・メモリからデータ転送を行う手段とを有すること
を特徴とする入出力コントローラ。 - （３）システム・アドレスを有するシステム・メモリと
、上記システム・メモリに接続された中央処理装置と、
上記システム・メモリに接続された中央処理装置と、上
記システム・メモリに接続された入出力コントローラと
からなるコンピュータ・システムにおけるデータ転送方
法に関し； 上記入出力コントローラが上記中央処理装置からの複数
の間接データ・アドレス・ワード・コマンドを受領する
ステップ； 上記間接データ・アドレス・ワード・コマンド中で指定
されるシステム・アドレスが連続的であるとき上記間接
データ・アドレス・ワード・コマンドを上記入出力コン
トローラにおいて結合するステップ； 上記結合された間接データ・アドレス・ワード・コマン
ドによって指定されるシステム・メモリへ、およびシス
テム・メモリからデータ転送を上記入出力コントローラ
により実行するステップとからなることを特徴とするコ
ンピュータ・システムにおける効率的データ転送方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US284958 | 1988-12-15 | ||
| US07/284,958 US5016160A (en) | 1988-12-15 | 1988-12-15 | Computer system having efficient data transfer operations |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02173853A true JPH02173853A (ja) | 1990-07-05 |
| JPH065520B2 JPH065520B2 (ja) | 1994-01-19 |
Family
ID=23092180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1246621A Expired - Lifetime JPH065520B2 (ja) | 1988-12-15 | 1989-09-25 | 効率的データ転送機能を有するコンピユータ・システムおよび効率的データ転送方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5016160A (ja) |
| EP (1) | EP0374074A3 (ja) |
| JP (1) | JPH065520B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011512591A (ja) * | 2008-02-14 | 2011-04-21 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 入出力処理システムにおいて間接データ・アドレッシングを提供するための装置、方法、およびコンピュータ・プログラム |
Families Citing this family (59)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04163655A (ja) * | 1990-10-26 | 1992-06-09 | Mitsubishi Electric Corp | 入出力装置 |
| US5740465A (en) * | 1992-04-08 | 1998-04-14 | Hitachi, Ltd. | Array disk controller for grouping host commands into a single virtual host command |
| US5875442A (en) * | 1992-08-03 | 1999-02-23 | International Business Machines Corporation | Method and apparatus for enhancing access to a remote database employing dynamic buffer management |
| US5299315A (en) * | 1992-09-17 | 1994-03-29 | International Business Machines Corp. | Personal computer with programmable threshold FIFO registers for data transfer |
| US5517670A (en) * | 1992-12-30 | 1996-05-14 | International Business Machines Corporation | Adaptive data transfer channel employing extended data block capability |
| US5682551A (en) * | 1993-03-02 | 1997-10-28 | Digital Equipment Corporation | System for checking the acceptance of I/O request to an interface using software visible instruction which provides a status signal and performs operations in response thereto |
| JP3549003B2 (ja) * | 1993-08-31 | 2004-08-04 | 株式会社日立製作所 | 情報送出装置および情報送出／受信システム |
| US5841963A (en) * | 1994-06-08 | 1998-11-24 | Hitachi, Ltd. | Dual information processing system having a plurality of data transfer channels |
| US5860022A (en) * | 1994-07-26 | 1999-01-12 | Hitachi, Ltd. | Computer system and method of issuing input/output commands therefrom |
| US5864712A (en) * | 1995-03-17 | 1999-01-26 | Lsi Logic Corporation | Method and apparatus for controlling (N+I) I/O channels with (N) data managers in a homogenous software programmable environment |
| EP0732659B1 (en) * | 1995-03-17 | 2001-08-08 | LSI Logic Corporation | Controlling (n+i) I/O channels with (n) data managers in a homogeneous software programming environment |
| US5758182A (en) * | 1995-05-15 | 1998-05-26 | Nvidia Corporation | DMA controller translates virtual I/O device address received directly from application program command to physical i/o device address of I/O device on device bus |
| US5924126A (en) * | 1995-05-15 | 1999-07-13 | Nvidia | Method and apparatus for providing address translations for input/output operations in a computer system |
| US6121742A (en) * | 1998-03-20 | 2000-09-19 | Seagate Technology Llc | Control scheme for multi-actuator disc drive |
| US6549211B1 (en) | 1999-12-29 | 2003-04-15 | Intel Corporation | System and method for increasing the efficiency and reliability of the storage of sequential data |
| US7200692B2 (en) * | 2004-03-10 | 2007-04-03 | Cisco Technology, Inc. | PVDM (packet voice data module) generic bus |
| CN101040272A (zh) | 2004-08-17 | 2007-09-19 | 皇家飞利浦电子股份有限公司 | 支持突发读写操作的处理装置 |
| US20080043563A1 (en) * | 2006-08-15 | 2008-02-21 | International Business Machines Corporation | Flexibly controlling the transfer of data between input/output devices and memory |
| US7500023B2 (en) * | 2006-10-10 | 2009-03-03 | International Business Machines Corporation | Facilitating input/output processing by using transport control words to reduce input/output communications |
| US7502873B2 (en) * | 2006-10-10 | 2009-03-10 | International Business Machines Corporation | Facilitating access to status and measurement data associated with input/output processing |
| US8095847B2 (en) * | 2008-02-14 | 2012-01-10 | International Business Machines Corporation | Exception condition handling at a channel subsystem in an I/O processing system |
| US8166206B2 (en) * | 2008-02-14 | 2012-04-24 | International Business Machines Corporation | Cancel instruction and command for determining the state of an I/O operation |
| US7937507B2 (en) * | 2008-02-14 | 2011-05-03 | International Business Machines Corporation | Extended measurement word determination at a channel subsystem of an I/O processing system |
| US9052837B2 (en) | 2008-02-14 | 2015-06-09 | International Business Machines Corporation | Processing communication data in a ships passing condition |
| US7908403B2 (en) * | 2008-02-14 | 2011-03-15 | International Business Machines Corporation | Reserved device access contention reduction |
| US8478915B2 (en) * | 2008-02-14 | 2013-07-02 | International Business Machines Corporation | Determining extended capability of a channel path |
| US7840717B2 (en) * | 2008-02-14 | 2010-11-23 | International Business Machines Corporation | Processing a variable length device command word at a control unit in an I/O processing system |
| US8176222B2 (en) * | 2008-02-14 | 2012-05-08 | International Business Machines Corporation | Early termination of an I/O operation in an I/O processing system |
| US7899944B2 (en) * | 2008-02-14 | 2011-03-01 | International Business Machines Corporation | Open exchange limiting in an I/O processing system |
| US8117347B2 (en) * | 2008-02-14 | 2012-02-14 | International Business Machines Corporation | Providing indirect data addressing for a control block at a channel subsystem of an I/O processing system |
| US8214562B2 (en) * | 2008-02-14 | 2012-07-03 | International Business Machines Corporation | Processing of data to perform system changes in an input/output processing system |
| US8001298B2 (en) * | 2008-02-14 | 2011-08-16 | International Business Machines Corporation | Providing extended measurement data in an I/O processing system |
| US8312189B2 (en) * | 2008-02-14 | 2012-11-13 | International Business Machines Corporation | Processing of data to monitor input/output operations |
| US8196149B2 (en) * | 2008-02-14 | 2012-06-05 | International Business Machines Corporation | Processing of data to determine compatability in an input/output processing system |
| US7904605B2 (en) * | 2008-02-14 | 2011-03-08 | International Business Machines Corporation | Computer command and response for determining the state of an I/O operation |
| US7941570B2 (en) | 2008-02-14 | 2011-05-10 | International Business Machines Corporation | Bi-directional data transfer within a single I/O operation |
| US8108570B2 (en) * | 2008-02-14 | 2012-01-31 | International Business Machines Corporation | Determining the state of an I/O operation |
| US8082481B2 (en) * | 2008-02-14 | 2011-12-20 | International Business Machines Corporation | Multiple CRC insertion in an output data stream |
| US7917813B2 (en) * | 2008-02-14 | 2011-03-29 | International Business Machines Corporation | Exception condition determination at a control unit in an I/O processing system |
| US7840718B2 (en) * | 2008-02-14 | 2010-11-23 | International Business Machines Corporation | Processing of data to suspend operations in an input/output processing log-out system |
| KR101460114B1 (ko) * | 2008-03-10 | 2014-11-10 | 삼성전자주식회사 | 기억장치 직접 접근을 위한 메모리 할당 방법 및 이를 위한단말기 |
| US7937504B2 (en) * | 2008-07-31 | 2011-05-03 | International Business Machines Corporation | Transport control channel program message pairing |
| US8055807B2 (en) * | 2008-07-31 | 2011-11-08 | International Business Machines Corporation | Transport control channel program chain linking including determining sequence order |
| US7904606B2 (en) * | 2008-07-31 | 2011-03-08 | International Business Machines Corporation | Transport control channel program chain linked branching |
| US7941574B2 (en) * | 2008-08-11 | 2011-05-10 | International Business Machines Corporation | CKD partial record handling |
| US8332542B2 (en) | 2009-11-12 | 2012-12-11 | International Business Machines Corporation | Communication with input/output system devices |
| US8380922B1 (en) | 2010-06-25 | 2013-02-19 | Western Digital Technologies, Inc. | Data storage device comprising host interface state machine blocking on target logical block address |
| US8364853B2 (en) | 2011-06-01 | 2013-01-29 | International Business Machines Corporation | Fibre channel input/output data routing system and method |
| US9021155B2 (en) | 2011-06-01 | 2015-04-28 | International Business Machines Corporation | Fibre channel input/output data routing including discarding of data transfer requests in response to error detection |
| US8364854B2 (en) | 2011-06-01 | 2013-01-29 | International Business Machines Corporation | Fibre channel input/output data routing system and method |
| US8738811B2 (en) | 2011-06-01 | 2014-05-27 | International Business Machines Corporation | Fibre channel input/output data routing system and method |
| US8677027B2 (en) | 2011-06-01 | 2014-03-18 | International Business Machines Corporation | Fibre channel input/output data routing system and method |
| US8583988B2 (en) | 2011-06-01 | 2013-11-12 | International Business Machines Corporation | Fibre channel input/output data routing system and method |
| US8312176B1 (en) | 2011-06-30 | 2012-11-13 | International Business Machines Corporation | Facilitating transport mode input/output operations between a channel subsystem and input/output devices |
| US8346978B1 (en) | 2011-06-30 | 2013-01-01 | International Business Machines Corporation | Facilitating transport mode input/output operations between a channel subsystem and input/output devices |
| US8473641B2 (en) | 2011-06-30 | 2013-06-25 | International Business Machines Corporation | Facilitating transport mode input/output operations between a channel subsystem and input/output devices |
| US8549185B2 (en) | 2011-06-30 | 2013-10-01 | International Business Machines Corporation | Facilitating transport mode input/output operations between a channel subsystem and input/output devices |
| US8918542B2 (en) | 2013-03-15 | 2014-12-23 | International Business Machines Corporation | Facilitating transport mode data transfer between a channel subsystem and input/output devices |
| US8990439B2 (en) | 2013-05-29 | 2015-03-24 | International Business Machines Corporation | Transport mode data transfer between a channel subsystem and input/output devices |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4025771A (en) * | 1974-03-25 | 1977-05-24 | Hughes Aircraft Company | Pipe line high speed signal processor |
| US3967104A (en) * | 1974-11-26 | 1976-06-29 | Texas Instruments Incorporated | Direct and indirect addressing in an electronic digital calculator |
| US4056843A (en) * | 1976-06-07 | 1977-11-01 | Amdahl Corporation | Data processing system having a plurality of channel processors |
| SE403322B (sv) * | 1977-02-28 | 1978-08-07 | Ellemtel Utvecklings Ab | Anordning i en styrdator for forkortning av exekveringstiden for instruktioner vid indirekt adressering av ett dataminne |
| JPS586173B2 (ja) * | 1978-01-20 | 1983-02-03 | 株式会社日立製作所 | チャネル制御方式 |
| JPS5911135B2 (ja) * | 1979-01-17 | 1984-03-13 | 株式会社日立製作所 | デ−タ処理システムのデ−タ転送方式 |
| US4368513A (en) * | 1980-03-24 | 1983-01-11 | International Business Machines Corp. | Partial roll mode transfer for cyclic bulk memory |
| JPS5725069A (en) * | 1980-07-21 | 1982-02-09 | Hitachi Ltd | Vector data processing equipment |
| JPS59148919A (ja) * | 1983-02-14 | 1984-08-25 | Hitachi Ltd | チャネル制御方式 |
| US4901232A (en) * | 1983-05-19 | 1990-02-13 | Data General Corporation | I/O controller for controlling the sequencing of execution of I/O commands and for permitting modification of I/O controller operation by a host processor |
| US4564903A (en) * | 1983-10-05 | 1986-01-14 | International Business Machines Corporation | Partitioned multiprocessor programming system |
| US4821170A (en) * | 1987-04-17 | 1989-04-11 | Tandem Computers Incorporated | Input/output system for multiprocessors |
-
1988
- 1988-12-15 US US07/284,958 patent/US5016160A/en not_active Expired - Fee Related
-
1989
- 1989-09-25 JP JP1246621A patent/JPH065520B2/ja not_active Expired - Lifetime
- 1989-11-07 EP EP19890480171 patent/EP0374074A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011512591A (ja) * | 2008-02-14 | 2011-04-21 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 入出力処理システムにおいて間接データ・アドレッシングを提供するための装置、方法、およびコンピュータ・プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0374074A2 (en) | 1990-06-20 |
| US5016160A (en) | 1991-05-14 |
| EP0374074A3 (en) | 1991-10-16 |
| JPH065520B2 (ja) | 1994-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02173853A (ja) | 効率的データ転送機能を有するコンピユータ・システムおよび効率的データ転送方法 | |
| US5894579A (en) | Power management system and method | |
| US9135190B1 (en) | Multi-profile memory controller for computing devices | |
| US5251312A (en) | Method and apparatus for the prevention of race conditions during dynamic chaining operations | |
| JP2003512670A (ja) | 連結リストｄｍａ記述子アーキテクチャ | |
| JPH09160861A (ja) | ローカル・プロセッサの介入なしにコマンド・ブロックをローカル処理サイドに転送するための情報処理システム | |
| JP2010157129A (ja) | 半導体記憶装置 | |
| JP4373255B2 (ja) | ダイレクトメモリアクセス制御装置および方法 | |
| US7120764B2 (en) | Method and related apparatus for controlling data transmission in a memory | |
| JP2001154811A (ja) | 計算機システム | |
| KR20020032136A (ko) | 메모리를 이용한 대용량 보조기억장치 | |
| US5809333A (en) | System for implementing peripheral device bus mastering in desktop PC via hardware state machine for programming DMA controller, generating command signals and receiving completion status | |
| US6772311B2 (en) | ATAPI device unaligned and aligned parallel I/O data transfer controller | |
| US20060284876A1 (en) | Method and apparatus for programming an input/output device over a serial bus | |
| JPS6261132A (ja) | デ−タ転送命令制御方式 | |
| JP2009093225A (ja) | ストレージ制御装置、方法及びプログラム並びにストレージ装置 | |
| JPH0431945A (ja) | 計算機システムにおける入出力制御方式 | |
| JP2005110124A (ja) | 画像転送方法、画像転送装置 | |
| JPH0239342A (ja) | Ｒａｍディスクの記憶保全方式 | |
| JPS61150055A (ja) | Ｄｍａデ−タ転送方式 | |
| JP2003186666A (ja) | マイクロコンピュータおよびｄｍａ制御回路 | |
| JPH05189344A (ja) | マイクロプロセッサ | |
| JPH0697410B2 (ja) | ビツト／バイトアクセス可能なプログラマブルコントロ−ラ | |
| JPH0628301A (ja) | ダイレクトメモリアクセス回路 | |
| JPH05257864A (ja) | 直接メモリアクセス装置 |