JPH02172392A - キラー回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ビデオ信号を磁気テープに記録する場合もし
くはビデオ信号を磁気テープより再生する場合に、色信
号が極度に小さく原信号の忠実な記録もしくは再生が不
可能な場合、もしくは色信号がノイズで乱されており原
信号の忠実な記録もしくは再生が不可能な場合に、出力
のＤＣバイアス電圧を変化させずに色信号を出力しない
キラー回路に関するものである。

従来の技術 ヒデオ信号には、画面に色を付けるための色信号と、画
面の明るさを表わす輝度信号とがある。

このうち、ＮＴＳＣ方式では色信号を磁気テープに記録
する場合は、周波数を３　、５８　Ｍ　Ｈｚから６３０
ＫＩＩｚｉ：１周波数変換される。また色信号を再生す
る場合は、周波数を６３０　Ｋ　Ｈｚから３．５８ＭＨ
ｚに変換される。ここで、色信号がノイズにより乱され
た場合とか、特に再生時において、テープにドロップア
ウトがあり、極度に信号レベルが小さい場合においては
、色信号をそのまま記録もしくは再生すると、記録時に
は、原信号の忠実な記録ができない原因となり、再生時
には、原信号の忠実な再生ができない原因となる。従っ
て上記に示した場合においては、色信号の最終出力回路
において出力のＩ）　Ｃバイアス電圧を変化させずに色
信号を出力しない方法が行なわれている。

ここで、ＤＣバイアス電圧を変化させないのは、色信号
を輝度信号と混合する場合には、コンデンサーで合成さ
れており、色信号のＤＣバイアス電圧が大きく変動する
と、スパイク状のノイズがコンデンサーを通して輝度信
号に乗り込み、輝度信号をみだす要因となるからである
。

このような目的に使用される従来のキラー回路を第２図
に示し、これを参照して説明する。

この回路は、入力端子１が接続されたトランジスタＱ１
と、入力端子２が接続されたｌ・ランシスタＱ２と、電
流源１１とＩ２からなるバッファ回路と、キラー入力端
子が接続されたトランジスタＱ３とＱ４と、トランジス
タＱ５とＱ６と、抵抗ＲとＲ２と、電流源Ｉ３と１４か
らなる信号キラー・差動増幅器兼用回路と、出力端子が
接続されたトランジスタＱ７と電流源Ｉ５からなる出力
段回路とから構成される。

以上のように構成された従来のキラー回路について、以
下その動作を説明する。

まず入力端子１のＤＣバイアス電圧Ｖ　ｉ　ｎ　Ｉ　（
Ｄ　Ｃ）と入力端子２のＤＣバイアス電圧Ｖ　ｉ　ｎ　
２　（Ｄ　Ｃ）に、下記に示す同し電位が印加されてい
るとする。

Ｖ　ｉｎ　ｌ　（ＤＣ）　−Ｖ　＋　　　　　　　　　
−−（１）Ｖｉｎ２（ＤＣ）　＝　Ｖ＋　　　　　　　
　　−（２）ｖＩ；入力端子１と入力端子２に印加 されているＤＣバイアス電圧 次に、トランジスタＱ６のへ−スのＤＣバイアス電圧Ｖ
Ｂ６（ＤＣ）は、次式で示される。

Ｖｌ＋６（ＤＣ）”　ｖ、　　ＶＢＥＩ　　　　　　°
°“…（３）ＶＢＥ＋；ｌ□ランシスタＱ１のベース・
エミッタ間の電圧 また、トランジスタＱ５のベースのＤＣバイアス電圧Ｖ
　Ｂ５　（ＤＣ）は、次式で示される。

ＶＦ６（ＤＣ）＝ＶＩ　　ＶＢＥ２　　　　　　”’…
（４）ＶＢＥ２；ｈランシスタＱ’＋のへ−ス・エミッ
タ間の電圧 ここで、電流源ＩＩとＩ２の電流値が等しく、トランジ
スタＱ１と０２の特性は等しいとすると以下が言える。

ＶＩＩＥＩ　＝　ＶＢＩ！２”’　ＶＢＥ（ｉｎ）　　
　　　　　・・・・・（６）よって、式（３）と式（４
）と式（６）の関係よりＶＢＧ（ＤＣ）−ＶＦ６（ＤＣ
）”ＶＩ　　ＶＢＥ（ｉｎ）・・・・・・（７） となり、式（７）で示されるＤＣＣバイアス電圧、トラ
ンジスタＱ６のベースとトランジスタＱ５のへ一スに印
加される。次に、入力端子１に式（１）で示したＤＣバ
イアス電圧が印加されている状態で、下記に示す信号Ｖ
　；　ｎ　＋　＜ＡＣ，を入力する。

Ｖ　ｉｎｌ　（ＡＣ）　＝　Ａ　ｓｉｎｗｔ　　　　　
　　＝−−・−（３）Ａ；入力信号の振幅 Ｗ；角周波数 ｔ；時間 この入力信号が、バッファ回路を通過して、ｌ・ランシ
スタＱ６のベースに伝達される。

次に、入力端子２に式（２）で示したＤＣバイアス電圧
が印加されている状態で、■、。１（ＡＣ）とは電気角
が１８０度異ζ６ｖｉｎ２（ＡＣ）を入力する。

Ｖ；Ｂ２（ＡＣ）−−Ａｓｉｎｗｔ　　　　　　−（９
）この入力信号が、バッファ回路を通過して、トランシ
スタＱ５のベースに伝達される。ここで、キラー入力端
子には、信号を出力端子に出力したい場合は、ＤＣ電圧
の低い電圧を入力して、トランジスタＱ４とＱ３をオフ
する。また、信号を出力端子に出力しない場合は、ＤＣ
電圧の高い電圧を人力して、トランジスタＱ５とＱ６を
オフする。ここで、まずキラー入力端子のＤＣ電圧Ｖｋ
が、下記に示すロー状態である場合を説明する。

ｖｋ−Ｏ・・・・・・（１０） この状態では、トランジスタＱ３とＱ４はオフである。

ここでｌ・ランシスタＱ６のへ−スにＶ、。ＩＣＡＣ）
が入力され、ｌ・ランシスタＱ５のベースにＶｉｎ２（
ＡＣ）が入力されているとすると、差動増幅器のゲイン
Ｇｖは次式て示される。

Ｇ、、＝２Ｒ２／　ｌＲ＋＋　（Ｋ・Ｔ／ｑ　＊　Ｉ３
）＋　（Ｋ−Ｔ／ｑ−１４）ｌ　　・・・・・・（１１
）Ｋ　ボルツマン定数 Ｔ・絶対温度 ｑ；電気素量 Ｉ３；電流源Ｉ３の電流値 Ｉ４．電流源Ｉ４の電流値 ここで、電流源Ｉ３と１４の電流値が等しいとする。

１ｏ＝　１３＝　１４　　　　　　　　　　−−（１２
）式（１１）は次式となる。

Ｇｖ−２Ｒ２／　ｌＲ＋ ＋２・　＜Ｋ−Ｔ／ｑ−１ｏ）　Ｉ・・・・・・（１３
）ここで、式（７〉で示したトランジスタＱ５とＱ６の
ＤＣバイアス電圧の条件としては、式（８）と（９）で
示した信号がトランジスタＱａとＱ５のベースに入力さ
れてあ、トランジスタＱ６とＱ５が飽和動作しない状態
で動作させる必要があるので、下記に示す式を満足して
いる必要がある。

Ｖ＋−ＶＢＥ（ｉｎ）〈Ｖｃｃ−Ｒ２°ｌ０ｃｖ−Ａ／
２　−−−・・・（１３） ＶＣＣ：電源電圧 この式（Ｉ３）を満足しているとすると、出力端子のＤ
Ｃ電圧Ｖ　ｏ　ｕ　ｔ　（Ｄ　Ｃ＞と信号成分Ｖｏｕｔ
（ＡＣ）は下記のようになる。

Ｖｏｕｔ、（ＤＣ）　＝　ｖＣＣＲ２ＩＩＩ　ｏ　　Ｖ
ＢＥ７・・・・・・（１４） ＶｅＥ７；Ｉ□ランシスタＱ７のベース・エミッタ間の
電圧 Ｖ　０ｕｔ（ＡＣＩ　−Ｇ　ｖ　　’　　Ａ　　　　　
　　　　　　　−・・１１５）式（１４）と（１５）で
示したのが、キラー入力端子がロー状態の場合である。

次に、−Ａ＝ニラ−力端子のＤＣ電圧Ｖｋが、下記に示
ずハイ状態である場合を説明する。

ｖｋ−ｖ２　　　　　　　　　　　・・・・・・（１６
）Ｖ２；ＤＣ電圧 ここて■には、トランジスタＱ４とＱ３がオンして、ｌ
・ランシスタＱ５とＱ６がオフする電圧て、かつトラン
ジスタＱ３が飽和動作しない電圧を印加する必要がある
ので、下記の条件を満足する必要がある。

Ｖ２＜　ＶＣＣＲ２・Ｉ　ｏ　　　　　　−・＝（１７
）この式（１７）を満足しているとすると、出力ＤＣ電
圧Ｖ。Ｌｉｔ（ＤＣうは、下記に示すようになる。

Ｖｏｕｔ（ＤＣ）　＝　ｖＣＣＲ２・Ｉｏ−ＶＢＥ７・
・・・・・（１８） よって、キラー入力端子にハイレベル信号が入力されて
も、出力ＤＣ電圧は変化しない。

次に、信号成分Ｖ。ｕｔ（ＡＣ）は、トランジスタＱ５
とＱ６がオフしているので、出力端子には信号成分は出
力されない。しかし、］・ランジスタには、ベース・コ
レクタ間容量ＣＪＣとベース・エミッタ間容量ＣＪＥが
存在する。よって、トランジスタＱ６のベースに式（８
）て示したＶ　ｉ　ｎ　ｌ　（Ａ　Ｃ）が伝達されてい
る古、上記に示したＣＪＣとＣＪＥの容量結合によって
、信号成分がトランジスタＱ６のコレクタ側とエミッタ
側に漏れ込む。ここで、トランジスタＱ６のエミッタへ
の漏れ込む電圧成分ＶＬＥは、下記のようになる。

ＶＬＥ＝Ａｓｉｎｗｔ　・／　１　＋　ｊ　ＷＣＪＥ／
　ｌ　（Ｒ＋Ｚ＋３）・Ｚ１４／Ｒ１→−Ｚｕ＋Ｚ＋＜
１・・・・・・（１８） ＣＪＥ；トランジスタＱ６のベース・エミッタ間容量 に虚数単位 Ｚ１３：電流源Ｉ３のインピーダンス ２１４；電流源Ｉ４のインピーダンス ここて、電流源のインピーダンス２１３と７１４は無限
大とみなされるので、式（Ｉ８）は以下になる。

ＶＬＥ＝Ｏ・・・・・・（１９） 従って、トランジスタＱ６のベースからエミッタへ漏れ
る信号成分はない。次に、トランジスタＱ６のコレクタ
へ漏れ込む電流成分１ｔ、ｃは、下記のようになる。

ＩＬＣ＝Ａｓｉｎｗｔ　・／　ｌ　１　／　ｊ　ｗｃＪ
ｃ＋Ｒ２１・・・・・・（２０） ＣＪｃ；トランジスタＱ６のベース・コレクタ間容量 よって、キラー入力端子にハイレベル信号が入力された
場合の出力端子に出力される信号成分Ｖｏｕｔ（ＡＣ）
は、下記に示すようになる。

Ｖ　ｏ　ｕ　ｔ、　（八Ｃ）＝　Ａｓｉｎｗｔ　・　■
で２／１１　／　ｊ　ｗ　ＣＪＣ＋Ｒ２１ ・・・・（２１） 発明が解決しようとする課題 り記に示したように、第２図に示した従来例においては
、キラー入力端子に、式（１７）で示した条件を満足す
るハイレベル信号を入力して、出力の信号成分をカット
しようとしても、式（２１）に示した信号成分が出力さ
れてしまう。

本発明は、キラー入力端子にハイレベル信号を入力した
場合に出力される信号成分を理論的に零にできるキラー
回路の提供を目的とするものである。

課題を解決するための手段 この目的を達成するために本発明のキラー回路は、従来
のキラー回路のバッファと信号キラーを兼用させたもの
である。

作用 この構成によれば、従来のキラー回路と比へると、出力
端子に漏れ込む信号成分を零にできる。

実施例 以下本発明のキラー回路の実施例について、第１図に示
した回路図を参照しながら説明する。

この回路は、ベースが入力端子１に、コレクタが電源端
子に、エミッタが第１の電流源を介して接地点に接続さ
れた第１のトランジスタと、ベースが入力端子２に、コ
レクタが電源端子に、エミッタが第２の電流源を介して
接地点に接続された第２のトランジスタと、ベースがキ
ラー入力端子に、コレクタが電源端子に、エミッタが前
記第１のトランジスタのエミッタと接続され、かつ前記
第１の電流源を介して接地点に接続された第３のトラン
ジスタと、ベースが前記キラー入力端子に、コレクタが
電源端子に、エミッタが前記第２のトランジスタのエミ
ッタと接続され、かつ前記第２の電流源を介して接地点
に接続された第４のトランジスタで構成された信号キラ
ー・バッファ兼用回路と、ベースが前記第２のトランジ
スタのエミッタと第４のトランジスタのエミッタと第２
の電流源に、コレクタが電源端子に、エミッタが第３の
電流源を介して接地点と第１の抵抗に接続された第５の
トランジスタと、ベースが前記第１のトランジスタのエ
ミッタと第３のトランジスタのエミッタと第１の電流源
に、コレクタが第２の抵抗を介して電源端子に、エミッ
タが第４の電流源を介して接地点と前記第１の抵抗を介
して第［５のトランジスタのエミッタと第３の電流源に
接続された第６のトランジスタて構成された差動増幅器
と、ベースが前記第６のトランジスタのコレクタと第２
の抵抗に、コレクタが電源端子に、エミッタが第５の電
流源を介して接地点と出力端子に接続された第７のトラ
ンジスタで構成される出力段回路とから構成される。

以上のように構成された本実施例のキラー回路について
以下その動作を説明する。

まず入力端子１のＤＣバイアス電圧Ｖ　ｉ　ｎ　ｌ　＜
　Ｄ　Ｃ）と入力端子２のＤＣバイアス電圧Ｖ　ｉ　ｎ
　２　（Ｄ　Ｃ）に、下記に示す同じ電位が印加されて
いるとする。

Ｖｉｎｌ（ＤＣ）　−ｖｌ　　　　　　　　　−・−・
−（２２）Ｖ　ｉ’ｎ　２　（ＤＣ）　−Ｖ　Ｉ　　　
　　　　　　’・・・・−（２３）次に、入力端子１に
式（２２）で示したＤＣバイアス電圧が印加されている
状態で、下記に示すＶ　ｉ　ｎ　ｌ　（Ａ　Ｃ）を入力
する。

Ｖｉｎｌ（ＡＣ）−Ａｓｉｎｗｔ、　　　　　　−（２
４）また、入力端子２に式（２３）で示したＤＣバイア
ス電圧が印加されている状態で、■、。Ｉ　（ＡＣ）　
　とは電気角が１．８０変異なる下記に示すＶ　ｉ　ｎ
　２　（Ａ　Ｃ）を入力する。

Ｖ；ｎ２（Ａｃ）　−−Ａｓｉｎｗｔ　　　　　−＝４
２５）ここで、キラー入力端子には、信号を出力したい
場合は、ＤＣ電圧で低い電圧を入力して、トランジスタ
Ｑ４とＱ３をオフすることで信号を伝達する。また、信
号を出力しない場合には、ＤＣ電圧で高い電圧を入力し
て、トランジスタＱ１とＱ２をオフすることて信号をノ
Ｊットする。

ここで、まずモラー入力端子のＤＣ電圧Ｖｋが、下記に
示すロー状態である場合を説明する。

Ｖｋ乞０　　　　　　　　　　　・・・・・・（２６）
この状態では、）・ランシスタＱ３とＱ４はオフてあり
、トランジスタＱ６のベースのＤＣバイアス電圧は次式
で示される。

ＶＨ２（ＤＯ）ゝＶ　＋　−Ｖ　ＢＥＩ　　　　　−−
（２７）また、トランジスタＱ５のへ−スのＤＣバイア
ス電圧は次式で示される。

ＶＨ２（ＤＣ）　　””　　ＶＩ　　　　　ＶＢＥ２　
　　　　　　　　　　　　　°゛１゛（２８）ここで、
トランジスタＱ１とＱ２の特性が等しいとすると、 ＶＢＥＩ　　””　　ＶＢＥ２　　””　　ＶＢＥ（ｉ
ｎ）　　　　　　　　　　　…　…（２９）よって、式
（２７）と式（２８）と式（２９）の関係よりＶＨ２（
ＤＣ）””ＶＨ２（ＤＯ）−ＶＩ　　ＶＢＩ！（ｉｎ）
・・・・・・（３０） となり、式（３０）で示されたＤＣバイアス電圧が、ト
ランジスタＱ６のベースと、ｉ・ランシスタＱ５のベー
スに印加される。また信号成分は、式（２４）と式（２
５）で示した成分が、トランジスタＱ６とＱ５のへ−ス
に伝達されている。

ここで、トランジスタＱ６のベース（こＶｉｎｌ（ＡＣ
）が伝達され、トランジスタＱ５のベースにＶｉｎ２（
ＡＣ）が伝達されているとすると、差動増幅器のゲイン
Ｇｖは次式て示される。

Ｇｖ−２Ｒ２／　ＩＲ＋−１−（Ｋ−Ｔ／Ｑ−１３＞＋
（Ｋ−Ｔ／ｑ・Ｉ４））　　・・・・・（３１）ここで
、電流源Ｉ３と１４の電流値が等しいとする。

ＩＯ＝　１３−Ｉ４　　　　　　　　−−（３２）式（
３２）より式（３１）は次式となる。

Ｇｖ−２Ｒ２／　（ＲＩ＋２　・　く　Ｋ　−Ｔ／　ｑ
　・　■　３）　）・・・（３３） ここで、式（３０）で示したトランジスタＱ５とＱ６の
ＤＣバイアス電圧の条件としては、式（２４）と式（２
５）で示した信号がトランジスタＱ６とＱ５のへ−ス入
力されても、トランジスタＱ６とＱ５が飽和動作しない
状態で動作させる必要があるので、下記に示す式を満足
している必要がある。

Ｖｌ−ＶＢ＋１（ｉｎ）　＜　ＶＣＣ−Ｒ２・Ｉ　ｏ−
Ｇｖ　＊　Ａ／　２・・・・・・（３４） この式（３４）を満足しているとすると、出力端子のＤ
Ｃ電圧Ｖｏｕｔ（ＤＣ）と信号成分Ｖｏｕｔ（ＡＣ）は
下記のようになる。

Ｖｏｕｔ（ＡＣ）　””　Ｖｃｃ　　Ｒ２°１０　　Ｖ
ＢＥ７・・・・・・（３５） Ｖｏ、ｔｕｃ＋−Ｇｖ−Ａ　　　　　　　・・・−（３
６）式（３５）と（３６）で示したのが、キラー入力端
子がローレベル状態の場合である。

次に、キラー入力端子のＤＣ電圧ｖｋが、下記に示すハ
イレベル状態である場合を説明する。

ｖｋ−ｖ２　　　　　　　　　　・・・・・・（３７）
Ｖ２；ＤＣ電圧 ここてＶｋは、トランジスタＱ４とＱ３がオンして、ｌ
・ランシスタＱ＋とＱ２がオフする電圧を印加しなけれ
ばならないので、 Ｖ２＜　Ｖ、　　　　　　　　　　　　　・・・・・・
（３８）式（３７）で示したＤＣ電圧がトランジスタＱ
４とＱ３のベースに印加されると、トランジスタＱ６の
へ−スミ位は以下きなる。

ＶＨ２（ＤＣ）＝Ｖ２　　ＶＢＥ３　　　　−・・（３
９）ＶＢＥ３　；　トランジスタＱ３のベース・エミッ
タ間の電位 また、トランジスタＱ５のベース電位は以下となる。

ＶＨ２（ＤＣ）＝Ｖ２−ＶＢＥ４　　　　　　　……〈
４０）Ｖ［］Ｅ４　；　トランジスタＱ４のベース・エ
ミッタ間の電位 ここで、電流源ＩＩと１２の電流値が等しく、トランジ
スタＱ４とＱ３の特性が等しいとする乏、ＶＢＥ３−Ｖ
ＢＥ４　＝　ＶＢＥ（ｉｎ）　　　　　　・・・・・・
（４工）よって、式（３９）と式（４０）と式＜４１）
の関係よりＶｌｌＩ３（ＤＣ）　＝　ＶＨ２（ＤＣ）　
−ｖ、、　　ＶＢＥ（ｉｎ）・・・・・・（４２） となる。ここで、式（４２）のＤＣ電圧がトランジスタ
Ｑ６のベースに印加されても、トランジスタＱ６が飽和
動作しない必要があるので、 Ｖ２　　ＶＢＥ（ｉｎ）　＜　ＶＣＣＲ２’　Ｉ　ｏ−
−（４３）この式（４３）を満足しているとすると、出
力ＤＣ電圧■。Ｕｔ（ＤＣ）は、次式となる。

Ｖｏｕｔ（ＤＣ）　＝　Ｖｃｃ　　Ｒ２’　Ｉ　Ｑ　　
ＶＢＥ７・・・・・（４４） よって、キラー入力端子にＨｉ　ｇ　ｈが入力されても
、出力ＤＣ電圧は変化しない。

次に、信号成分Ｖ。８１゜ＡＣ）は、オフしているトラ
ンジスタＱ１とＱ２のエミッタ・ペース間容量によって
１〜ランシスタＱｃとＱ５のベースに伝達される成分が
、差動増幅器のゲインＧｖ倍されて、出力される。ここ
でまず、トランジスタＱ１がオフしている場合に、トラ
ンジスタＱ６のベースに伝達される電圧成分ＶＬＧを考
えると、下記のようになる。

ＶＬ６＝Ａｓｉｒｖｔ／　［１＋　（１／　ｊ　ＷＣＪ
ＥＩ）ｔ　１　／　（］　（ｌ］Ｆｃ６）　Ｚ目）！　
（１＋ｈｐｃ６）　　（Ｒ，＋−ＩＺ１３）　ｌ　］・
・・・・・（４５） Ｃ，＋Ｅ＋；ｌ□ランシスタＱ＋のベース・エミッタ間
容量 １１　ＦＥ６　；　ｈランシスタＱ６のベース電流に対
するコレクタ電流の比 Ｚ４．電流源Ｉ４のインピーダンス ス１３；電流源Ｉ３のインピーダンス ここで、電流源のインピーダンス２１４とＺｒ２は無限
大とみなされるので、式（４５）は以下になる。

Ｖ、、６ぎＯ・・・・・・く４６） 次に、同様に１〜ランシスタＱ５のベースに伝達される
電圧成分ＶｔＳを考えると下記のようになる。

Ｖｌ、５−Δｓｉｎｗｔ／　［１−１−（１／　ｊ　Ｗ
　ＣＪＥ２）ＩＩ／　（１＋ｈｐｃ５）　２１３１ １　（１−１−ｈｐｅ５）　　（Ｒ，ｕ−Ｚｚ）　Ｉ　
］・・・・・・（４７） Ｃ，＋Ｅ２；トランジスタＱ２のへ−ス・エミッタ間容
量 １１ｐＥ５；）ランシスタＱ５のベース電流に対するコ
レクタ電流の比 ここで、電流源のインピーダンス２１４と２１３は無限
大と考えられるので、式＜４７）は以下となる。

ｖｌ−５Ｔｈ　Ｏ−−（４８） 従ってＶ。ｕｔ（ＡＣ，は、以下となる。

Ｖｏｕｔ（ＡＣ＋＝　０　　　　　　　　−・・・、−
（４９）従って、本発明により、キラー回路を動作させ
る場合に発生していた信号成分の漏れ込みを減少させる
ことができる。

発明の効果 本発明のキラー回路によれば、本信号成分の漏れを理論
的に零にできる。この結果、キラー回路の信頼性が向上
する。

【図面の簡単な説明】

第１図は本発明の実施例キラー回路の回路図、第２図は
従来のキラー回路の回路図である。 １・・・・・・入力端子］、２・・・・・・入力端子２
．３・・・・キラー入力端子、４・・・・・・出力端子
、５・・・・・・電源端子、６・・・・・・信号キラー
・／くツファ兼用回路、７・・・・・差動増幅器、８・
・・・・・出力段回路、Ｑｌ、　Ｑ２．　Ｑ３゜Ｑ４．
　Ｑ５．　Ｑｅ、　Ｑ７・・・・・・トランジスタ、Ｒ
１，Ｒ２・・・・・・抵抗、１１．＋２．１３．＋４．
Ｉｓ・・・・・・電流源。

Claims (1)

【特許請求の範囲】
1. ベースが入力端子１に、コレクタが電源端子に、エミッ
   タが第１の電流源を介して接地点に接続された第１のト
   ランジスタと、ベースが入力端子２に、コレクタが電源
   端子に、エミッタが第２の電流源を介して接地点に接続
   された第２のトランジスタと、ベースがキラー入力端子
   に、コレクタが電源端子に、エミッタが前記第１のトラ
   ンジスタのエミッタと接続され、かつ前記第１の電流源
   を介して接地点に接続された第３のトランジスタと、ベ
   ースが前記キラー入力端子に、コレクタが電源端子に、
   エミッタが前記第２のトランジスタのエミッタと接続さ
   れ、かつ前記第２の電流源を介して接地点に接続された
   第４のトランジスタで構成された、信号キラー・バッフ
   ァ兼用回路と、ベースが前記第２のトランジスタのエミ
   ッタと第４のトランジスタのエミッタと第２の電流源に
   、コレクタが電源端子に、エミッタが第３の電流源を介
   して接地点と第１の抵抗に接続された第５のトランジス
   タと、ベースが前記第１のトランジスタのエミッタと第
   ３のトランジスタのエミッタと第１の電流源に、コレク
   タが第２の抵抗を介して電源端子に、エミッタが第４の
   電流源を介して接地点と前記第１の抵抗を介して第５の
   トランジスタのエミッタと第３の電流源に接続された第
   ６のトランジスタで構成された差動増幅器と、ベースが
   前記第６のトランジスタのコレクタと第２の抵抗に、コ
   レクタが電源端子に、エミッタが第５の電流源を介して
   接地点と出力端子に接続された第７のトランジスタで構
   成される出力段回路とを備えたことを特徴とするキラー
   回路。