JPH02170274A - 複素数の大きさの近似値を決定する装置およびその方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル信号処理に関し、特に実成分およ
び虚成分が与えられた複素数の大きさおよび位相を非常
に正確に近似化する装置および方法に関する。

（従来の技術および解決しようとする課題）レーダ信号
の処理用途における一般的な計算であるＩ＋ｊＱの如き
複素数の大きさの決定は、コルデイック（Ｃ０ＲＤ）Ｃ
）計算法、単一区間線形近似法、多重区間区分的線形近
似法、および尺度係数（スケール・）７クタ）の対数近
似法の如きいくつかの方法によって行なわれてきた。

ｒ　ＣＯＲＤＩＣＪとは、ＩＲＥ　Ｔｒａｎｓａｃｔｉ
ｏｎｓ　ｏｎ　Ｅｌｅｃ−ｔｒｏｎｉｃ　Ｃｏｍｐｕｊ
ｅｒｓの１９５９年９月号の論文ｒ　ＧＯＲＤＩＧ計算
法」においてＪ、　Ｅ、　Ｖｏｉｄｅｒにより厘標回転
ディジタル・コンピュータ（（：０ｏｒｄｉｎａｔｅ　
Ｒｏｔａ−ｔｉｏｎ　Ｄｉｇｉｔａｌ　（：ｏｍｐｕｔ
ｅｒ　）を意味するものと最初に定義された。このＧＯ
ＲＤＩＧ計算法は、計算の大部分が航行術の数式の三角
法の不連続的なプログラムされた解法、および座標変換
の三角法に対する高い解法速度を必要とした実時間ディ
ジタル・コンピュータにおいて使用されるために特に開
発されたものである。Ｃ０ＲＤＩ（：における基本的な
計算手法は、ある角度にわたる全体的な回転を結果とし
てもたらし、あるいは最終的な偏角がゼロとなる段階的
な一連の擬似回転法である。このＣＯＲＤＩＣ計算法お
よびその変形は、実成分または虚成分の軸の１つに対す
る各々のベクトルの順次回転プロセスにより、複素数の
近似的な大きさを見出すため多くの信号処理用途に応用
されてきた。大きさの近似化のためのＣＯＲＤＩＣ法の
いくつかの欠点は、実現の複雑さ、受入れ得る精度を得
るため必要な２進ビット数の生成、および逐次の反復毎
に必要な時間が過大になることである。

レーダ信号処理において広く使用される第２の方法は、
単一区間線形近似法である。これにおいては、実成分Ｘ
および虚成分Ｙが比較され、大きい方が因数Ｋ。で乗じ
られて小さい方を乗じた因数にＬに加算される。実際の
乗数が得られない時は、にＧは１となり、に、は加算器
による実現を可能にするため１／４　、３７８あるいは
１／２として選定される。欠点としては、比較およびＸ
と７間の多重化を必要とすること、および精度が（全て
の角度にわたり）約３％のＲＭＳ誤差と劣り、最大誤差
が１０％より大きくなることである。

Ｗ、　Ｍ、　Ｖｏｊｉｒ等の米国特許第４，５９９，７
０１号に示される如き第３の方法は、反復およびその処
理の負担の必要なしに高い精度を達成するため区分的線
形近似を実現する複素数の大きさの計算回路について記
載している。これは、（ある定数を乗じた）より大きな
成分およびより小さな成分が更に比較されて２組以上の
定数にＧおよびに。

のどれを乗算に用いるべきかを判定する区間の乗算を行
なう第２の方法の一般化である。第２の方法と比較して
向上する精度の犠牲として。

複雑さを増しかつ更なる比較を行なうための時間的な遅
わが生じる。

Ａ、Ｊ、Ｊｏｇｏｄｎｉｋ、　Ｊｒ、等の米国特許第４
，７４７，０６７号に示される如き第４の方法は、実成
分および虚成分の絶対値の対数を生成し大きさを求める
ため一緒に加算される２つの積を形成するこれらの対数
により生成されるアドレスにより選択される尺度付け（
スケーリング）定数対によりこれらの対数を乗じるベク
トルの大きさの乗算セクタ近似化回路について記載して
いる。この定数対は、１つの複素数の面を表わす座標系
の１つの象限内の複数の領域の各々について予め選定さ
れ、この象限に対する定数対の予め選定された組が全て
の象限にも適用できる。この方法はフィードバックを必
要とすることなく非反復アルゴリズムを提供し、完全に
並行的な実現におけるクロック・サイクル当たり１回ま
での近似化を行なう処理能力を持つパイプライン構成に
よるものである。平均ＲＭｓｉ差（値）か０．５７％で
ある精度が、この方法により達成される。

これらの方法の初めの３つの方法は、種々の精度で入力
ベクトルの位位相角を有効に決定することを必要とする
。単純に角度の８分円を決定する場合さえも、機械化に
は、「最大値を１つの宛先へ送り最小値を別の宛先へ送
る」機能を必要として、要件となる比較および多重化用
の各成分の全てのビットの処理を行なわねばならないハ
ードウェアが著しく複雑となる。

第４の方法において用いられる読出し専用メモリー（Ｒ
ＯＭ）はＶＬＳＩチップ上には容易に実現できず、最大
誤差が０．００３％の範囲内の非常に高い精度は得られ
ない。ＣｏＲＤＩＧ手法における如きパイプライン構成
を備えることによりデータを格納する必要がないことが
しばしば望ましい。

（発明の要約） 本発明によれば、実成分Ｘおよび虚成分Ｙを有する複素
数またはベクトルの大きざおよび位相の近似を決定する
ための装置および方法が提供される。本装置は、角度の
予め定めた逓減する固定値の複数のベクトル回転毎に、
実（Ｉ）成分および虚（Ｑ）成分の計算のためのアルゴ
リズムを用いて複素数またはベクトルの近似的な大きさ
を計算するための手段を含み、最初の回転後に続く回転
毎にＱ成分が略々半分だけ減じられ、館記回転の終りに
おける■成分の値が近似的な大きさとなるようにし、次
の回転における１ビットの最下位ビット（ＬＳＢ）生成
を許容するため、計算手段は、予め定めた回転の結果生
じるＱ成分の空の最上位ビット（ＭＳＢ）位置へ最初の
回転後の回転毎にＱ成分をシフトするためのシフト手段
を含む。加えて、このシフト手段は更に、■成分を左詰
めしかつこれと対応して、最初の回転が行なわれた後各
回転前にＱ成分をその空のＭＳＢ位置ヘシ、フトして、
■成分の３つのＭＳＢがゼロであるようにする手段を含
む。この計算手段は、各回転後に、次の回転段階におけ
るベクトル回転の適正な方向を選定するためＱ成分の符
号の桁溢れを検出する手段を含む。近似的な大きさの計
算は、Ｉ成分およびＱ成分が固定小数点の値あるいは浮
動小数点の値のいずれかである時打なわれる。

この計算手段は更に、複数のベクトル回転の最初の回転
を行なうに先立ち実（Ｉ）成分の絶対値を生成する手段
と、精度を維持するため丸め操作を行なうための右詰め
操作後にＱ成分の脱落した最下位ビット（ＬＳＢ）を検
出する手段と、複数のベクトル回転の８回を計算するた
めの回転段のパイプラインとを含み、前段の出力は連続
する各段の入力へ接続される。回転段のパイプラインは
、出力のフォーマット化および前段により計算された近
似的な大きさの丸めを行なうため回転段の最後の１つの
出力へ接続された最終段を含む。本装置は更に、複素数
の最初のＩ値および最初のＱ値の符号ビットおよび各回
転毎に計算されるＱ値の符号を格納することにより複素
数またはベクトルの位相を決定するため大きざの計算手
段に接続される手段を含む。

複素数またはベクトルの大きさおよび位相の近似を決定
する装置は、０ＭＯ５の大規模集積（ＶＬＳＩ）回路に
おいて実現される。

本発明の更に別の特徴によれば、複素数またはベクトル
の大きざおよび位相の近似を決定する方法が提供され、
その構成は、角度の予め定めた逓減する固定値の複数の
ベクトル回転毎に実（Ｉ）成分および虚（Ｑ）成分を計
算するアルゴリズムを用いて複素数またはベクトルの近
似的な大きさを計算して、Ｑ成分の値が最初の回転後逐
次の回転毎に略々半分だけ減じられ、前記回転の終りに
おけるＩ成分の値が近似的な大きさとなるようにし、次
の回転における１ビットのＬＳＢの生成を許容するため
、最初の回転後の回転毎にＱ成分を予め定めた回転の結
果生じるＱ成分の空の最上位ビット（ＭＳ、Ｂ）位置ヘ
シフトするステップからなる。近似的な大きさを計算す
るステップは、各回転後にＱ成分の符号の桁溢れを検出
して次の回転段階におけるベクトル回転の適正な方向を
選定するステップと、■成分およびＱ成分が固定小数点
値および浮動小数点値のいずわがである時、近似的な大
きさの計算を行なうステップとからなる。

近似的な大きさの計算ステップは、複数のベクトル回転
の最初の回転を行なう前に実（Ｉ）成分の絶対値を生成
することを含む。この近似的な大きさの計算ステップは
更に、複数のベクトル回転の８回を計算するためのパイ
プライン回転段を含み、前段の出力は後続の各段の入力
に接続され、近似的な大きさの計算ステップは、精度の
維持のため次の回転段における丸め操作を行なうため右
詰め操作の後Ｑ成分の脱落した最下位ビット（ＬＳＢ）
を検出することを含む。本方法は更に、近似的な大きさ
の計算中復素数またはベクトルの位相を決定するステッ
プを含む。

本発明の他の特徴については、添付図面に関して明らか
になるであろう。

〔実施例〕

先ず第１図においては、改善されたＣ０ＲＤＩ（：法の
大きざ決定アルゴリズムを用いて複素数即ちベクトルＩ
＋ｊＱの大きさ（振幅）および位相を非常に正確に計算
するための本発明を用いたＣ０ＲＤｒＣ法による大きさ
決定用半導体チップ１０の機能ブロック図が示される。

■は複素数の同相即ち実成分を表わし、Ｑは複素数の直
列位相即ち虚成分を表わす。ＣＯＲＤＩＣ法大きさ決定
チップ（ＣＭＣ）は、■、２５μの０ＭＯ５技術により
製造され、１７２ビンのフラット・バックにパッケージ
されている。

第１図に示される如きＣＭ　Ｃ１０は、２つの１６ビッ
トの固定小数点または８ビットの共通指数を仔するブロ
ック浮動小数点からなる複素数の大きさを近似化するこ
とによりデカルト座標を極座標へ変換する。結果として
得る大きさは、１６ビットの（固定小数点または８ビッ
トの指数を有する浮動小数点である。このＣＭＣは、２
０ＭＨｚのデータ速度を支持し、近似的な大きさに対す
る最大百分率誤差は０．００３％より小さい。位相の情
報は、２進角度測定システム（ＢＡＭＳ）フォーマット
における１２ビットのデータ・ワードとして表わされ、
これは±　０．２２４°　（ＬＳＢ＝１８０°／２０４
８）の分解能に決定し得る。

入力バッファ１２およびバッファ２２は、入力信号に対
するチップ内の駆動機能を提供する。大きさ計算回路１
４は、実および虚の入力データ・ワードＲＥＤＡＴＯ−
１５およびＩＭＤＡＴＯ−１５により表わされるａ素数
の大きさを決定する。

大きさ計算回路１４と接続される位相計算回路１６は、
複素数の位相を決定する。大きさ計算回路１４と接続さ
れる符号モニター１８は、複素数またはベクトルの１お
よびＱ成分および８つのＣ０ＲＤ　Ｉ　Ｃ法の回転にわ
たるＱ成分の符号ビットに対する符号履歴情報を提供す
る。出力バッファ２０は、大きさ計算回路１４、位相計
算回路１６、符号モニター１８および走査テスタ２４の
出力と接続され、ＣＭＣ出力信号に対する駆動機能を提
供する。走査テスタ２４は、全てのレジスタのテストの
ためＣＭ　Ｃ１０内に自己テスト機能を提供する。

ＣＭ　Ｃ１０の全ての入出力信号については、表１に記
載されている。通常の操作のため、ＣＭ　Ｃ１０の５Ｃ
ＡＮＥＮ入力は論理値「０」にセットされて、Ｉおよび
Ｑ成分が大きさ計算回路１４、位相計算回路１６および
符号モニター１８内のパイプライン・レジスタを通るよ
うにする。ＣＭ　Ｃ１０が浮動小数点システムで用いら
れるならば、ＦＩＸ／ＦＬ入力は論理値［０」にセット
され、ＣＭ　Ｃ１０が固定小数点システムで用いられる
ならば論理（ｆｆ　ｒ　Ｉ　Ｊにセットされる。指数が
１の値（桁溢れを生じる不正なデータ入力）を持つ時は
、ｒＦＵＬＬ　　５ＣＡＬＥＪ入力は論理値「１」にセ
ットされ、さもなければ論理値「０」にセットされる。

大きさが１５ビットの数として表わされるならば、ｒＵ
ＮｓＧＮＪ入力は論理値「１」にセットされ、さもなけ
れば論理値ｒＱＪにセットされる。８ビットのｒＦＬε
ＸＰＪ入力は固定小数点システムの場合は論理値「０」
に固定される。ＣＭ　Ｃｔｏは、外部因数即ち制御ワー
ドか初期化のためロードされることを必要としない。こ
れらの作動モードは表２に要約される。

去−１ ＣＭ　Ｃ１０は、角度の逓減する固定値の一連のベクト
ル回転を実施することにより複素数ベクトルＩ＋ｊＱの
大きさを近似化する。

回転方向のみが変化し、この方向は前の回転のノ、館の
成分（Ｑ）の符号によって決定される。

各回転の目的は、ベクトルを実際の軸に整合させて一連
のベクトル回転後、実成分（Ｉ）が近似化された大きさ
となるようにする。第２図は、ベクトルＶのＱがＱｏま
で低減しＩがＩ。

まで増加するＶ′位置に対する実際の軸への回転を示す
。各回転中、セクタθに等しい因数だけ虚成分は減じ実
成分は増加する（但し、θは回転角）　本実施態様にお
いては、８回の回転の後、実成分は入力ベクトルの近似
的な大きさと見做される。８回の回、転のためのＣＯＲ
ＤＩＣ法アルゴリズム固有の結果は１．６４６７となる
。この生成回数は、最後の段階（段階１０）において（
Ｉ，００に近付けるため）近似的な大きさに９／１６を
乗じることにより０．９２６３まで減じる。

１回の回転中性なわれる計算は下記の如くである。即ち
、 ベクトルが第１象限に該当するならば Ｉ　Ｉ（ｉＮ　＝　ｋ（ｌ　Ｉ　（ｉ−１）　　Ｉ　＋
　４−””　Ｑ　（ｉ−１））Ｑ　（ｉ）＝　ｋ　（２
Ｑ　（ｉ−１）　−２１Ｉ　（ｉ−１）　　ｌ　）ベク
トルが第４象限に該当するならば ＩＩ（ｉＮ　＝　ｋ（ＩＩ　（ｉ−１）　　Ｉ　−４−
”’　Ｑ　（ｉ−１））Ｑ　（ｉ）＝　ｋ　（２Ｑ　（
ｉ−１）＋　２１１　（ｉ−１）　　Ｉ　）但し、 ｌ０１＝複素数の入力ベクトルの実成分く同相成分）の
絶対値 ＱＯ＝複素数の入力ベクトルの虚成分（直角位相成分） ＋１　（ｉ）Ｉ＝ｉのＣｏＲＤＩＣ回転後の複素数の値
の実成分の絶対値 Ｑ（ｉ）＝ｉのＣ０ＲＤ［回転後の複素数の値の虚成分 ｉ＝反復即ち回転指標（Ｉ−８） ｋ＝４　　ｉ＞１ならば、Ｉ（ｉ−１）の３つのＭＳＢ
は０に等しい に＝１　　ｉ＝１、さもなければＩ（ｉ−１）の３つの
ＭＳＢは１に等しい に＝２　　ｉ＝２ならば、Ｉ（ｉ−１）の３つのＭＳＢ
は０に等しく、４番目のＭＳＢは１に等しい に＝８　　ｉ　＝２ならば、Ｉ（ｉ−１）の４つのＭＳ
Ｂは０に等しい もし入力ベクトルが２番目または３番目の象限にあるな
らば、実成分の絶対値をとることにより第１象限あるい
は第４象限にそれぞれ反映される。

このＱ成分は、値Ｑが逐次の回転毎に半分だけ減じる時
、最上位ピッｈ　（ＭＳＢ）位置が空になるという事実
を利用する。次いで、値Ｑは、ＭＳＢ位置に入り、次の
ベクトル回転における１ビットの最下位ビット（ＬＳＢ
）生成のため使用される空のＬＳＢを生じる左寄せによ
り２倍にされる。計算の１部分は、３つのＭＳＢが「０
」である時Ｉ成分を２ビット位置だけ左詰めするくこれ
に応答して、Ｑ成分をシフトする）。

従って、このような再構成は、２ビットのＬＳＢ生成を
許容する。最初の３回転のためのアルゴリズムは下記の
如くである。即ち、 最初の回転　　１＋　　＝に＋　　（Ｉｏ　　±ＱＯ）
但し、ｋ＝１ Ｑ＋　＝に＋　　（ＺＱｏ壬２Ｉ０） ２回目の回転　１２＝ｋｚ（Ｉｔ±１／４Ｑ、）但し、
ｋ＝１．２または８ Ｑ２　＝ｋｚ　　（２Ｑ＋壬２Ｉ、） ３回目の回転　Ｉｓ　＝に３　（Ｉ２上　１／１６　Ｑ
２　）但し、ｋ３＝１または４ Ｑ３　＝ｋａ　　（２Ｑ２乎２■２） 次に、第３図および第３Ａ図乃至第３Ｅ図について、第
３図は複素数１＋ｊＱの大きさおよび位相を計算するた
めの改善されたＣＯＲＤＩＣアルゴリズムを構成するＣ
　Ｍ　Ｃ１０の１０個のパイプライン段３０〜４８の機
能ブロック図の並べ方を示す概略図である。初期のベク
トルに対する入力データ、ＲＥＤＡＴ　　０−１５およ
びＩＭＤＡＴＯ−１５は、８ビットの指数を持つ１６ビ
ットの固定小数点または１６ビットのブロック浮動小数
点のいずれかでよい複素数ベクトルＩ＋ｊＱの２つの補
数である実（Ｉ）成分および虚（Ｑ）成分からなってい
る。このＩおよびＱ成分は、それぞれ２乃至８段におけ
る回転２〜８の場合は２０ビット巾であり、段１におけ
る回転１の場合は１６ビット巾である。全ての中間位相
の計算は２０ビットで行なわれる。ＣＭ　Ｃ１０は、固
定小数点システムの場合は浮動小数点システムの場合の
８ビットの指数を有する１６ビットの符号を付さない数
として近似的な大きさ、１０ビットの２進数として符号
の履歴、ＢＡＭＳ７．ｒ−マットにおける１２ビット数
として複素数ベクトルの位相を出力する。もし入力ＵＮ
ＳＧＮが論理値「１」にセットされるならば、大きさの
出力は１５ビット数となる。

第３Ａ図においては、段０　３０は、　■成分およびＱ
成分の格納のための２つの１６ビット・レジスタ５２．
５４と、■およびＱの符号データの格納のための４ビッ
トのレジスタ５６と、浮動小数点指数の格納のための８
ビットのレジスタ５８と、実成分（Ｉ）をその絶対値に
変換するための絶対値ジェネレータ６０とを含む。この
絶対値ジェネレータ６０は、実成分（Ｉ）が負であるな
らばこれが補数が与えられ、最下位ビットに１が加算さ
れ、さもなければ加減算器へ直接進んで変化を生じない
。虚成分（Ｑ）は段０において影響を受けない。従って
、段０の出力は元のＱ成分（ＱＯ）、絶対値のＩ成分Ｉ
Ｉ＋、元のＩおよびＱ成分の符号１０ＳＧＮおよびＱＯ
ＳＧＮ、および浮動小数点指数（ブロックの浮動小数点
入力データを取扱うならば、ＦＬＥＸＰ　１　）　であ
る。レジスタ５２．５４．５６および５８は、当業者に
は周知の論理走査経路のテストを実施するため直列に接
続されている。

１０個の段３０〜４８の各々の全てのレジスタは、類似
のテスト機能を有する。

段１３２は、最初のＣＯＲＤＩＣ法回転を行なうもので
、段０３０からの符号履歴ワード（ＳＧＮＨ３ＴＯ）お
よび指数ワード（ＦＬＥＸＰＯ）である■０およびＱＯ
酸成分格納するための段０３０における如き４つのレジ
スタ６２〜６８を含む。Ｑ成分の符号ビットは、回転の
方向を決定する。もしこわが負であれば、ベクトルは第
４象限に位置し、反時計方向の回転が行なわれる。

もしこれが正であれば、ベクトルは第１象限にあり、時
計方向の回転が行なわれる。また、Ｑ成分の符号ビット
が新しい回転したベクトルを決定するために行なわわる
べき計算を選定する。

この計算は、ＩＯおよびＱＯの元の成分を格納するレジ
スタ６２．６４の出力にそれぞれ接続された２つの加渥
算ｍ（ＡＳ）７０．７２によって行なわわる。■１成分
の４つの最上位ビット（ＭＳＢ）は、これら成分が以降
の段階のため左詰めできるかどうかを判定するため、Ｏ
Ｒ乞−トおよびＮＯＲゲートにおいて調べられる。複素
数・ベクトルの位相は、８回転にわたるＱ成分の符号ビ
ットから計算される。段１は、元のＩＯおよびＱＯ酸成
分符号ビットを調べることにより加減算器における位相
の計算を開始する。全ての位相の計算は２０ビット単位
で行なわれる。前の回転からのＱ成分の符号および元の
１成分（■０）の符号は、回転の角度（段１における４
５°）か中間の位相から加算されるかあるいは差引かわ
るかを判定する。表３は、前段の符号Ｑが位相出力を決
定する方法を示し、また表４は各回転の回転角度を示し
ている。段２からの出力は、前の符号ビットと共に新し
いＱ１成分（ＱＩＳＧＮ）の符号ビット、中間位相（Ｐ
ＨＡＳＥＩ）をフラッグ左詰め（ＬＥＦＴＪ　１　）す
る２ビットおよび指数（ＦＬＥＸＰＩ）を含む符号の履
歴（ＳＧＮＨ３ＴＩ）である１１およびＱ１成分を含む
。

更に第３Ａ図においては、段２３４が２番目のＣｏＲＤ
ＩＧ回転を生じ、段４３２からの出力を格納するための
５つのレジスタ７８〜８６を含む。レジスタ７Ｂおよび
８０は、最初の回転の計算の結果生じる■１およびＱ１
成分を格納するための１６ビット・レジスタである。８
ビットのレジスタ８２が符号履歴（ＳＧＮＨＳＴりおよ
び左詰めフラッグ・ビット（ＬＥＦＴＪＩ）を格納し、
２０ビット・レジスタ８４が中間位相（Ｐ）ＩＡＳＥＩ
）を格納し、８ビットのレジスタが指数（ＦＬＥＸＰＩ
）を格納する。２番目の回転か行なわれる前に、設工か
らの１６ビットのＩ！酸成分最下位ビット側の予備ビッ
トおよび最下位ビット側の３ビットを加算することによ
り２０ビットまで拡張される。

同様に、段ｌからの１６ビットＱ１は、最上位ビット側
の２つの予備ビットおよび最下位ビット側の２ビットを
加算することにより２０ビットに拡張される。これら４
つの予備ビットは、Ｉ成分およびＱ成分の生成が段２乃
至８に収容され得るように加算される。本アルゴリズム
によれば、計算された１１成分およびＱ１成分は左方ま
たは右方ヘシフトされねばならない。

このシフト操作は、レジスタ７８および８０の出力に接
続された４組のマルチプレクサ８８〜９４により行なわ
れ、レジスタ８２からの左詰めフラッグ選択ビットが２
番目の回転に対する適当なシフトされた■１およびＱ１
成分を選定する。

！およびＱの加減算器と接続されたマルチプレクサの出
力は、それぞれ表５および６に示されている。

回転の方向は、虚成分（Ｑ　Ｉ　５ＧＮ）の符号によっ
て決定される。２番目の回転に対する計算は、２つの２
０ビットの加減算器９６および９８によって行なわれる
。もし１１の４つの最上位ビットがｒＱＪならば値１が
左詰めカウントに加算され、■１のどれか３つの最上位
ビットが「１」に等しければ、値１が加算器１０２によ
りレジスタ８６からの浮動小数点指数に加算される。

８同の回転後、左詰めカウントは左詰めが８回転にわた
り行なわれた回数である。この段階における　２６．５
７°の回転角は、元のベクトルが第１または第３象限に
あるならば加減算器ｉｏ。

によりレジスタ８４格納される段１から中間位相（ＰＨ
ＡＳＥＩ）に加算され、さもなければ、２６．５７　’
の回転角は中間位相（ＰＨＡＳＥＩ）から差引かれる。

正確さを維持するため、Ｑ２成分の右詰めの際落される
のかに＝１またはに＝４のどれであるかに従って、Ｑの
丸めビットの１つ（ＲＱＳ２）が段３において計算Ｉ３
を行なう際加減算器１３２への桁上げとして使用される
ことになる。この桁略々げの値は下記の如く計算される
。即ち、もしＱ２が負の数であるならば、丸めビットは
加減算器１３２において使用される前に反転され、また
もしＱ２が正ならば、丸めビットはそのまま使用される
。丸め機能の実施のため生成されるこの桁略々げビット
（ＱＲＳ２）は、段３により３回目の回転において使用
されるＥＸＮＯＲ１０８により計算される。表６に示さ
れるように、左詰めフラッグが論理値「Ｏ」であるなら
ば、３回目の回転の際、Ｑ−１５が落とされ、またもし
左詰めが論理値「１」ならばＱ−１７が落される。Ｑｌ
が段１において君詰めされる時はビットは落されないた
め、加減算器９６．９８の如き２に対する桁上げはＱｌ
の符号（ＱＩＳＧＮ）Ｘにより１り御される。ＮＯＲゲ
ート１０６は、次の回転段階に対する左詰めフラッグ（
ＬＥＦＴＪ２）を決定する。段２からの出力は、２０ビ
ットの１２およびＱ２成分、符号履歴ワード（ＳＧＮＨ
３Ｔ２）、丸めのためのＱＲ５２、左詰めフラッグ（Ｌ
ＥＦＴＪ２）、左詰めカウント（ＬＥＦＴＪｌ）、中間
位相（ＰＨＡＳＥ２）および共通指数（ＦＬＥｘＰ２）
である。

次に第３Ｂ図においては、段３３６が３回目のＣｏＲＤ
ＩＣ回転を行ない、段２３４からの出力を格納する６つ
のレジスタ１１０〜Ｉ２０を含む。レジスタ＋１０およ
び１１２は、２回目の回転の結果生じるＩ２およびＱ２
成分を格納する２０ビットのレジスタである。８ビット
のレジスタ１１４は、ＯＲ５２丸めビットおよび符号履
歴（ＳＧＮＨＳＴ２）を格納する。４ビットのレジスタ
１１６は、左詰めフラッグ（ＬＥＦＴＪ２）および左詰
めカウント（ＬＥＦＴＪＩ）を格納する。２０ビットの
レジスタ１１８は、中間位相（ＰＨＡＳＥ２）を格納し
、８ビットのレジスタ１２０は共通指数（ＦＬＥＸＰ２
）を格納する。

本アルゴリズムによれば、レジスタ１１０および１１２
に格納されたＩ２およびＱ２成分は、左方または右方に
桁送りされねばならない。このシフト操作は、レジスタ
１１０および１１２の出力に接続される段２におけるも
のと類似する４組のマルチプレクサ１２２〜１２８によ
り行なわれる。

別の４ビットの２：１マルチプレクサ１３０は、右詰め
後落されるＱ２ビットから結果として生じる丸めを行な
うため加減算器１３２に対し桁送り（ＣＩＮ３）信号を
与えるため、段３３δに対する２つの丸めビット入力（
ＱＲＳ２）の１つを選定する。各回転に対するマルチプ
レクサの出力は、表５および６に示される。マルチプレ
クサ１２２および１２４の出力は加減算器１３２と接続
され、マルチプレクサ１２６および１２８の出力は加減
算器１３４と接続されている。この２つの加減算器１３
２　、１３４は、Ｉ３およびＱ３成分を計算する。レジ
スタ１１６の出力と接続される４ビットの加算５１３６
は、もし左詰めフラッグ（ＬＥＦＴＪ２）がセットされ
るならば左詰めカウントに１を加算し、次の段階に対し
て新しい左詰め累計カウント（ＬＪＡ３）を与える。

この段階における　１４．０４°の回転角は、前段から
のＱの符号および元の１成分（Ｉ０）の符号に従って、
加減算器１３８によりレジスタ１１８に格納される段２
からの中間位相（ＰＨＡＳＥ２）に加算されあるいはこ
れから差引かれる。ＮＯＲゲート＋４２は、次の回転段
のための左詰めフラッグ（ＬＥＦＴＪ３）を生成する。

このＱ符号ジェネレータ１４０は、加減算器１３４の桁
出し側に接続され、符号履歴（ＳＧＮＨ３Ｔ４）に対す
るＱ３ＳＧＮを生成する。新しいＱ成分（段３における
Ｑ３）の符号は、前段からのＱ成分が桁溢れを生じなか
ったならば、Ａ　Ｓ　ｌｆｆ４の桁出しくＣＯ）となる
。Ｑ符号ジェネレータ１４０における２対１セレクタは
、Ａ　Ｓ　１３４の桁出しくＣＯ）と前のＱ符号（Ｑ２
ＳＧＮ）間の選定を行なう。桁溢れの状態は、前のＱ成
分の符号ビットにより前のＱ成分のＱ１９ビットを排他
的にＯＲすることにより検出される。その結果は、新し
いＱ成分の符号ビットに対する選定を行なうため使用さ
れる。前段からのＱ成分が桁溢れを生じるならば、新し
いＱ成分の符号は１１１のＱ成分の符号と同じである。

各回転後、入力ＩおよびＱの値に応じて、Ｑ成分の符号
を２１番目のビットへ桁溢れを生じ得る条件が存在し得
る。Ｑ成分のＱ１９ビットは符号として使用できないが
、これはもし桁溢れ状態が存在するならばベクトルか次
の段階において不適正な方向に回転されて誤った結果を
生じることになるためである。Ｑ３ＳＧＮもまた、右詰
めＱ３後に落されるビットに応じて丸めを行なうため次
の段４においてＩ加減算器に対する（ＯＲ５３）信号を
生成するための加減算器１３４のＱ３出力からのに値に
従って、２つのＬＳＢ丸めビット（ＲＮＤ　　ＢＩＴＳ
）と共１．：ＥＸＮＯＲゲート１４４と接続される。段
３からの出力は、２０ビットの１３およびＱ３成分、丸
めのためのＱＲＳ３ビット、符号履歴ワー、ド（ＳＧＮ
ＨＳＴ３）、左詰めフラッグ（ＬＥＦＴＪ３）、左詰め
累計カウント（ＬＪＡ３）、中間位相（ＰＨＡＳＥ３）
および共通指数（ＦＬＥＸＰ３）である。

次に第３Ｂ図、第３Ｃ図および第３Ｄ図においては、段
４．５．６．７および８（３８〜４６）のブロック図が
入出力と共に示されている。

これら段は、４回目の回転（７，１３°）、５回目の回
転（３，５８“）、６回目の回転（Ｉ，７９°）、７回
目の回転（０，９０°）および８回目の回転（０，４５
’　）に対する計算を行なう段３３６と類似している。

これら各段におけるマルチプレクサ出力は、表５および
６に示される。しかし、段８４６は別の信号入力即ち固
定小数点または浮動小数点制御のためのＦＩＸ／ＦＬを
有する。

また、８回目の回転のためのこの段は段３と類似するが
、これ以上の回転の計算がないため、左詰めフラッグを
生じるＮＯＲゲートおよび前段における如き丸めビット
を生じるＥＸＮＯＲゲートを持たない。

次に第３Ｅ図および第４図においては、段９４８は１６
ビットの符号のない数に対する近似的な大きさの出力フ
ォーマット化および丸めのための最終段である。段９に
接続されかつレジスタ１５０　、１５２　、１５４　、
、１５６および１５８に格納される段８４６からの出力
は、最終的な近似的な大きさである２０ビットの１８成
分、６ビットの左詰めカウント（ＦＸＥＸＰ８）、第４
図に示した如き８回の回転の符号履歴（ＳＧＮＨＳＴ８
）のｌθビット、元のベクトルの２０ビット位相（ＰＨ
ＡＳＥ８）および８ビットの共通指数（ＦＬＥＸＰ８）
を含む。もし初期のベクトル入力（Ｉ０およびＱＯで示
される）が固定小数点数であるならば、Ｉ８はレジスタ
１５２の部分Ｃ，ＢおよびＡに格納される左詰め累積カ
ウントの２倍だけ右詰めされねばならない。

回転中に左詰めが行なわれる毎に、■およびＱ成分は２
回左詰めされた。この桁送りは、レジスタ＋５２からの
選択入力５Ｏ１Ｓ１、Ｓ２に従って８：１マルチプレク
サＸ１６０により行なわれる。マルチプレクサ１６０か
らの選択された１７ビット出力の上位１６ビット（Ｉ“
８）および１／８１　’　８の上位１６ビットは、１６
ビット加算器１６４により一緒に加えられる。Ｉ’８ま
たはＩ／８１　’　８の１７番目のヒ′ットは、これも
また加算器１６４に対して１５ビットのＵＮＳＧＮ信号
を与えるＯＲゲート１６２に従って丸めビットとして使
用される。１７８１”８を１’８に加える目的は、増大
回数を１．６４ではな（Ｉ，８５２６に等しく１−る（
即ち、２，００に近付ける）ことである。

加算器＋６４からの１６ビット出力は、符号を付さない
大きさである。また固定小数点の場合は、レジスタ１５
８に格納された指数は、８回転の計算後に値「０」を持
たねばならない。もしこの指数が値「１」を持つならば
、ＣＭ　Ｃ１０に対する１６ビットのＩまたはＱ成分入
力値における限界を外れた誤差の故に、最初の回転の後
に桁溢れが生じ、ｒＦＵＬＬ　　５ＣＡＬＥＪ入力が論
理値ｒｌＪにセットされる時は全て「１」として大きさ
を出力し、あるいはｒＦＵＬＬ　　５ＣＡＬＥＪ入力が
論理値「０」にセットされてゲート１６８が指数および
ｒＦＵＬＬ　　Ｓ　ＣＡ　Ｌ　Ｅ　」信号を受取り、選
択を行なうための２：１セレクタ１６６をｊｌｉ制御す
る時のように大きさを出力する選択をユーザが持つ。こ
の計算された大きさは、指数が１の値を持つならばそう
でなければならないものの半分であり、このためユーザ
は外部的にこの大きさを修正しなければならない。もし
初期のベクトルがブロック浮動小数点数により説明され
るならば、Ｉ８はシフトされず、上位の１７ビットが加
算器１６４に対する入力のため使用される。前段からの
レジスタ１５２に格納された左詰め累積（ＬＳＡ８）カ
ウントは、加減算器１７２に対するレジスタ１５２から
の出力が用いられて真の指数が決定されるように加減算
器１７２によりレジスタ１５８に格納された指数から差
引かれる方法で２倍される。最終位相の計算は、レジス
タ１５６に格納されたＰＨＡＳＥ８ワードおよび０．２
２４°信号を受取り２進角度測定システム（ＢＡＭＳ）
における初期のベクトルの極座標の位相を表わす１２ビ
ット・ワードを生じる加減算器１７０により行なわれる
。もし９回目の回転段があるならば、０．２２４°入力
が次の回転角となり、８回目の回転後の信号Ｑが回転方
向を示すため、０．２４４°の入力を用いて更に正確な
位相の結果を得る。加算器出力１６４の上位１５ビット
は、もしＵＮＳＩＧＮ信号が論理値「１」にセットされ
るならば大きさを表わすことができ、その結果加算器１
６４に対する桁入れビットか加算器１６４０入力の１５
番目のビットに加えられるようにする。この選択は、Ｃ
ＯＲＤＩＣ法大きさ決定チップ（ＣＭＣ）１Ｇを１６ビ
ットの符号付きの大きさが要求されるシステムにおいて
使用することを可能にし、従って、１６ビットの符号付
きの大きさはＣＭ　Ｃ１０からの１５ビット出力および
符号を表わすＭＳＨにおけるゼロからなる。

段９からの最終的な出力は、１６ビットの近似的な大き
さ（ＭＡＧＤＡＴ）、１２ビットの位相（ＰＨＡＳＥ）
、８（７）指数（ＥＸＰＤＡＴ）および１０ビットの符
号履歴（ＳＧＮＤＡＴ）からなる。

次に第４図においては、累計された符号履歴のビット部
分が示される。段９４８からの符号ビット（ＳＧＮＤＡ
Ｔ）は、元のベクトルの実際の位相の値を得るために１
つのＲＯＭをアドレス指定するように使用することがで
きる。

複素数のベクトルの位相は、下記の如き符号の履歴から
計算される。即ち、ベクトルが８回の回転中に回転され
る角度は、４５°　　２７．５７゜１４．０４°　　７
．１３″　　３．５８°　　１．７９”　　０．９０″
および０．４５°である。これらの角度は、下式により
与えられる。即ち、 θ＝　ｊａｎ　−１（２１１−＋１　）、但し、ｉは回
転数である。

位相角は下式により与えられる。即ち、もしＡ　Ｉ　Ａ
　Ｏ＝　００　すらば　φ＝０＋ｘもしＡＩＡＯ＝０１
ならば　φ＝１８０−ＸもしＡＩＡＯ＝１１ならば　φ
＝　１ａＯ＋ＸもしＡＩＡＯ＝１０ならば　φ＝０−Ｘ
但し、Ｘ＝ｆ４５°　ｆ　　２６．５７°　ｔ　　１４
．Ｃ１，４°　１７、１３’±３．５８°±１．７９”
　＋　０．９°ｆ　Ｏ，４５°ｆ　Ｏ，２２４“もしＡ
Ｉ、ＡＯ＝００またはＡＩ、ＡＯ＝１０ならば、＋４５ もしＡＩ、ＡＯ＝０１またはＡＩ、ＡＯ＝１０ならば、
−４５ もしＡ２．ＡＯ＝００またはＡ２．ＡＯ＝１１ならば、
＋　２６．５ もしＡ２．ＡＯ＝０１またはＡ２．ＡＯ＝１０ならば、
−２６，５ Ａ３−Ａ９についても同様。

ベクトルの位相は、８回の回転後±　０．２２４以内ま
て正確である。

次に第１図および第３Ａ図乃至第３Ｅ図においては、各
パイプライン・レジスタが１つの走査経路を持つように
ＣＭ　Ｃ１０のパイプラインがシフトレジスタとして接
続された走査可能なレジスタを用いて設計される。各走
査経路は、１つの専用５ＣＡＮＩＮ　　０−１０入力お
よび５ＣＡＮＯＵＴ　　０−１０出力を有する。全チッ
チスト・データは、５ＣＡＮＩＮ　　Ｏ−１０を用いて
パイプライン・レジスタに逐次ロードされる。このテス
ト・データのロードに要するクロック・パルス数は、テ
ストされるパイプライン・レジスタの巾に依存する。パ
イプライン・レジスタは、５ＣＡＮＩＮ　　Ｏ−Ｉ　０
入力を介してテスト・データをロードして５ＣＡＮＯＵ
Ｔ　　０−１０出力を介して出力を読出すことによりテ
ストすることができる。１つの段山の計算回路は、５Ｃ
ＡＮＩＮ　　Ｏ−１−入力を介して１つの段のパイプラ
イン・レジスタにテスト・データをロードすることによ
りテストすることができ、次いでその結果が以降の段に
おけるパイプライン・レジスタのＳＣＡＭＯＵＴ　　０
−１０出力を介して読出される。第３Ａ図乃至第３Ｅ図
に示される機能および構造を実現するため使用される論
理デバイスあるいはその相当素子は当業者には周知であ
る。しかし、ＣＭ　Ｃ１０は、米国マサチューセッツ州
アンドーパのＲａｙｔｈｅｏｎ社の八ｄｖａｎｃｅｄ　
Ｄｅｖｉｃｅ　ＣｅｎｔｅｒのＲＤ。

ＲＥ、ＲＦおよびＲＭライブラリからのマイクロセルを
用いて１．２５μＣＭＯＳＶＬＳＩ技術により実現され
た。

これで、望ましい実施態様の記述を終る。

しかし、当業者には、本発明の概念の主旨および範囲を
逸脱することなく多くの変更および修正が明らかであろ
う。従って、本発明の範囲は頭書の特許請求の範囲によ
ってのみ限定されるべきである。

【図面の簡単な説明】

第１図は複素数またはベクトルの大きさおよび位相の近
似化のためのＧＯＲＤＩＣ法の大きさ決定用半導体チッ
プを示す機能ブロック図、第２図はＱ成分がＱ′まで減
じＩ成分が１′まで増加して８回の回転？＆Ｉ成分によ
りベクトルの大きさを近似化するため８回の回転の１つ
を示す角度θにわたるベクトル（Ｖ）の回転を示す図、
第３図は１つの複素数またはベクトルの近似的な大きさ
および位相の決定のための改善されたＣ０ＲＤＩ（：法
の大きさ決定アルゴリズムの８回の回転計算を行なうｌ
Ｏのパイプライン段の８つを示す本発明の機能ブロック
図を構成する第３Ａ図乃至第３Ｅ図の並べ方を示す図、
および第４図はｃｏｎｏｒｃ法の大きさ決定チップから
の１０ビットの符号の履歴出力ワードを示す図である。 １０・・・ＣＯＲＤＩＣ法による大きさ決定用半導体チ
ップ（ＣＭＣ）、１２・・・入力バッファ、１４・・・
大きさ計算回路、１６・・・位相計算回路、ｉ　ａ−・
・符号モニター２０・−出力バッファ、２２・・・バッ
ファ、３０〜４８・・・パイプライン段、５２．５４・
・・１６ビット・レジスタ、５６・・・４ビット・レジ
スタ、５８・・・８ビット・レジスタ、６０・・・絶対
値ジェネレータ、６２．６４・・・１６ビット・レジス
タ、６６・・・４ビット・レジスタ、６８・・・８ビッ
ト・レジスタ、７０．７２・・−１６ビット加減算器（
Ａ　Ｓ　）　、　７４−・・加減算器、７６・ＯＲ／Ｎ
　ＯＲゲート、７８．８０・・−１６ビット・レジスタ
、８２．８６・・・８ビット・レジスタ、８４・・・２
０ビット・レジスタ、８８〜９４・・・マルチプレクサ
、９６．９８・・・２０ビット加減算器、１００　、１
０２・軸加算器、１０６・・・ＮＯＲゲート、１０８　
、１４４・・・排他的ＮＯＲゲート（ＥＸＮＯＲ）　、
１１（Ｉ、１１２、１１８ｊ・・２０ビット・レジスタ
、１目、１２０・・・８ピツ［・・レジスタ、１１６・
・・４ビット・レジスタ、１２２〜１２８・・・マルチ
プレクサ、１３０−２　：　１マルチプレクサ、１３２
．１３４　、１：１８−・・加減算器、＋３６・・・４
ビット加算器、１イ０・Ｑ符号ジェネレータ、１４２−
Ｎ　ＯＲゲート、１５０　、１５６・・・２０ビット・
レジスタ、１５２　、１５８・・・８ビット・レジスタ
、　１５６・・・２０ビット・レジスタ、１６（＋・−
８４１マルチプレクサ、１６２・・−ＯＲゲート、１６
４・・・１６ビット加算器、１６６・・−１６ビット２
：１セレクタ、１６８・・・ＡＮＤゲート、１７０　、
１７２・・・加減算器、１７４　・・・１６ビット・レ
ジスタ、１７６・・・１０ビット・レジスタ、１７８・
・・１２ビット・レジスタ、１８０・・・８ビット・レ
ジスタ。 ５ｅ

Claims (1)

1. 【特許請求の範囲】 １、複素数またはベクトルの大きさの近似値を決定する
   装置において、 角度の予め定めた逓減する固定値の複数の ベクトル回転毎に実（Ｉ）成分と虚（Ｑ）成分を計算す
   るアルゴリズムを用いて、複素数またはベクトルの近似
   的な大きさを計算して、該Ｑ成分の値が最初の回転後の
   連続する前記回転の各々の略々半分だけ減じるようにし
   、前記回転の終りにおける前記Ｉ成分の値が前記の近似
   値の大きさとなる、複素数またはベクトルの近似的な大
   きさを計算する手段を備え、 該計算手段は、次の回転における１ビットの最下位ビッ
   ト（ＬＳＢ）の増大を許容するため、前記最初の回転後
   の各回転毎に前記Ｑ成分を、前記の予め定めた回転から
   結果として生じる前記Ｑ成分の空の最上位ビット（ＭＳ
   Ｂ）位置へシフトするシフト手段を含む、装置。 ２、前記計算手段が、前記各回転後に、前記Ｑ成分の符
   号の桁溢れを検出して、次の回転段におけるベクトル回
   転の適正な方向を選定する手段を含む請求項１記載の装
   置。 ３、前記Ｉ成分および前記Ｑ成分が固定小数点値あるい
   は浮動小数点値である時、前記計算手段が前記近似的な
   大きさの計算を行なう手段を含む請求項１記載の装置。 ４、前記計算手段が、前記複数のベクトル回転の最初の
   回転を行なうに先立ち、前記実（Ｉ）成分の絶対値を生
   成する手段を含む請求項１記載の装置。 ５、前記計算手段が、前記複数のベクトル回転の８回を
   計算するパイプライン回転段を含み、前段の出力が以降
   の各段の入力に接続される請求項１記載の装置。 ６、前記のパイプライン回転段が、前記回転段の最後の
   ものの出力に接続されて前記前段により計算される前記
   近似的な大きさの出力フォーマット化および丸めを行な
   う最終段を含む請求項５記載の装置。 ７、前記計算手段が、右詰め操作の後前記Ｑ成分の落さ
   れた最下位ビット（ＬＳＢ）を検出して、精度を維持す
   るため丸め操作を行なう手段を含む請求項１記載の装置
   。 ８、複素数またはベクトルの大きさおよび位相の近似値
   を決定する前記装置がＣＭＯＳ集積回路で実現される請
   求項１記載の装置。 ９、前記計算手段に接続されて前記複素数またはベクト
   ルの位相を決定する手段を更に含む請求項１記載の装置
   。 １０、複素数またはベクトルの大きさおよび位相の近似
   値を決定する装置であって、 角度の予め定めた逓減する固定値の複数の ベクトル回転毎に実（Ｉ）成分および虚（Ｑ）成分を計
   算するアルゴリズムを用いて複素数またはベクトルの近
   似的な大きさを計算して、該Ｑ成分の値が最初の回転後
   前記の連続する各回転の略々半分だけ減じられるように
   する手段を備え、前記回転の終りにおける前記Ｉ成分の
   値が前記の近似的な大きさであり、 前記計算手段が、次の回転における１ビットの最下位ビ
   ット（ＬＳＢ）の増大を許容するため、前記最初の回転
   後、各回転毎に前記Ｑ成分を前記予め定めた回転の結果
   生じる前記Ｑ成分の空の最上位ビット（ＭＳＢ）位置へ
   シフトするシフト手段を含み、 該シフト手段が更に、前記最初の回転後の 前記各回転が行なわれる前に、前記Ｉ成分を左詰めし、
   かつこれと対応して前記Ｑ成分を前記Ｑ成分の前記空の
   ＭＳＢ位置へシフトして、前記Ｉ成分の３つの最上位ビ
   ットがゼロとなるようにする手段を含み、更に 前記計算手段と接続され、前記複素数の初期のＩ値およ
   び初期のＱ値の符号ビット、および各回転毎に計算され
   るＱ値の符号を用いることにより、前記複素数またはベ
   クトルの位相を決定する手段を設けた、装置。 １１、前記計算手段が、前記各回転後に、前記Ｑ成分の
   符号の桁溢れを検出して、次の回転段におけるベクトル
   回転の適正な方向を選定する手段を含む請求項１０記載
   の装置。 １２、前記計算手段が、前記Ｉ成分および前記Ｑ成分が
   固定小数点値あるいは浮動小数点値である時、前記近似
   的な大きさの計算を行なう手段を含む請求項１０記載の
   装置。 １３、前記計算手段が、前記複数のベクトル回転の最初
   の回転を行なうに先立ち、前記実（Ｉ）成分の絶対値を
   生成する手段を含む請求項１０記載の装置。 １４、前記計算手段が、前記複数のベクトル回転の８回
   を計算するパイプライン回転段を含み、前段の出力が連
   続する各段の入力に接続される請求項１０記載の装置。 １５、前記パイプライン回転段が、前記回転段の最後の
   段の出力に接続されて前記前段により計算される前記近
   似的な大きさの出力フォーマット化および丸めを行なう
   最終段を含む請求項１４記載の装置。 １６、前記計算手段が、右詰め操作後落されるＱ成分の
   最下位ビット（ＬＳＢ）を検出して精度を維持する丸め
   操作を行なう手段を含む請求項１０記載の装置。 １７、複素数またはベクトルの大きさおよび位相の近似
   値を決定する前記装置がＣＭＯＳ大規模集積（ＶＬＳＩ
   ）回路で実現される請求項１０記載の装置。 １８、複素数またはベクトルの大きさの近似値を決定す
   る方法であって、 角度の予め定めた逓減する固定値の複数の ベクトル回転毎に実（Ｉ）成分と虚（Ｑ）成分を計算す
   るアルゴリズムを用いて、複素数またはベクトルの近似
   的な大きさを計算して、該Ｑ成分の値が最初の回転後の
   連続する前記回転の各々の略々半分だけ減じるようにし
   、前記回転の終りにおける前記Ｉ成分の値が前記の近似
   値の大きさとなるように、複素数またはベクトルの近似
   的な大きさを計算し、 次の回転における１ビットの最下位ビット （ＬＳＢ）の増大を許容するため、前記最初の回転後の
   各回転毎に、前記Ｑ成分を前記の 予め定めた回転から結果として生じる前記Ｑ成分の空の
   最上位ビット（ＭＳＢ）位置へシフトする、ステップを
   含む方法。 １９、近似的な大きさを計算する前記ステップが、前記
   各回転後前記Ｑ成分の符号の桁溢れを 検出して、次の回転段におけるベクトル回転の適正な方
   向を選定することを含む請求項１８記載の方法。 ２０、近似的な大きさを計算する前記ステップが、前記
   １成分および前記Ｑ成分が固定小数点値あるいは浮動小
   数点値である時、前記近似的な大きさの計算を行なうこ
   とを含む請求項１８記載の方法。 ２１、近似的な大きさを計算する前記ステップが、前記
   複数のベクトル回転の最初の回転を行なうに先立ち、前
   記実（Ｉ）成分の絶対値を生成することを含む請求項１
   ８記載の方法。 ２２、近似的な大きさを計算する前記ステップが、前記
   複数のベクトル回転の８回を計算するパイプライン回転
   段を含み、前段の出力が以降の各段の入力に接続される
   請求項１８記載の方法。 ２３、前記回転段をパイプライン化するステップが、前
   記回転段の最後のものの出力に接続されて前記前段によ
   り計算される前記近似的な大きさの出力フォーマット化
   および丸めを行なう最終段を含む請求項２２記載の方法
   。 ２４、近似的な大きさを計算する前記ステップが、右詰
   め操作の後前記Ｑ成分の落された最下位ビット（ＬＳＢ
   ）を検出して、精度を維持する丸め操作を行なうことを
   含む請求項１８記載の方法。 ２５、近似的な大きさの前記計算中、前記複素数または
   ベクトルの位相を決定するステップを更に含む請求項１
   ８記載の方法。 ２６、複素数またはベクトルの大きさおよび位相の近似
   値を決定する方法において、 角度の予め定めた逓減する固定値の複数の ベクトル回転毎に実（Ｉ）成分と虚（Ｑ）成分を計算す
   るアルゴリズムを用いて、複素数またはベクトルの近似
   的な大きさを計算して、該Ｑ成分の値が最初の回転後の
   連続する前記回転の各々の略々半分だけ減じるようにし
   、前記回転の終りにおける前記Ｉ成分の値が前記の近似
   値の大きさとなるように、複素数またはベクトルの近似
   的な大きさを計算し、 次の回転における１ビットの最下位ビット （ＬＳＢ）の増大を許容するため、前記最初の回転後の
   各回転毎に、前記Ｑ成分を前記の 予め定めた回転から結果として生じる前記Ｑ成分の空の
   最上位ビット（ＭＳＢ）位置へシフトし、 前記最初の回転後の前記各回転が行なわれる前に、前記
   Ｉ成分を前記Ｑ成分の前記空のＭＳＢ位置へ左詰めし、
   かつこれと対応して前記Ｑ成分をシフトして、前記Ｉ成
   分の３つの最上位ビットがゼロとなるようにし、 前記複素数の初期のＩ値および初期のＱ値 の符号ビット、および各回転毎に計算されるＱ値の符号
   を用いることにより、前記複素数またはベクトルの位相
   を決定する、ステップを含む方法。 ２７、近似的な大きさを計算する前記ステップが、前記
   各回転後前記Ｑ成分の符号の桁溢れを 検出して、次の回転段におけるベクトル回転の適正な方
   向を選定することを含む請求項２６記載の方法。 ２８、近似的な大きさを計算する前記ステップが、前記
   Ｉ成分および前記Ｑ成分が固定小数点値あるいは浮動小
   数点値である時、前記近似的な大きさの計算を行なうこ
   とを含む請求項２６記載の方法。 ２９、近似的な大きさを計算する前記ステップが、前記
   複数のベクトル回転の最初の回転を行なうに先立ち、前
   記実（Ｉ）成分の絶対値を生成することを含む請求項２
   ６記載の方法。 ３０、近似的な大きさを計算する前記ステップが、前記
   複数のベクトル回転の８回を計算するパイプライン回転
   段を含み、前段の出力が以降の各段の入力に接続される
   請求項２６記載の方法。 ３１、回転段をパイプライン化する前記ステップが、前
   記回転段の最後のものの出力に接続されて前記前段によ
   り計算される前記近似的な大きさの出力フォーマット化
   および丸めを行なう最終段を含む請求項３０記載の方法
   。 ３２、近似的な大きさを計算する前記ステップが、右詰
   め操作の後前記Ｑ成分の落された最下位ビット（ＬＳＢ
   ）を検出して、精度を維持する丸め操作を行なうことを
   含む請求項２６記載の方法。 ３３、近似的な大きさの前記計算中、前記複素数または
   ベクトルの位相を決定するステップを更に含む請求項２
   ６記載の方法。 ３４、複素数またはベクトルの大きさおよび位相の近似
   値を決定するＣＯＲＤＩＣ法の大きさ決定用ＣＭＯＳ集
   積回路であって、 複数の入力信号をバッファリングする手段を備え、該信
   号が１つのベクトル入力を特定する実および虚のデータ
   ・ワードを含み、 前記入力信号バッファ手段に接続され、角度の予め定め
   た逓減する固定値の複数のベクトル回転毎に実（Ｉ）成
   分と虚（Ｑ）成分を計算するアルゴリズムを用いて、複
   素数またはベクトルの近似的な大きさを計算して、該Ｑ
   成分の値が最初の回転後の連続する前記回転の各々の略
   々半分だけ減じるようにし、前記回転の終りにおける前
   記１成分の値が前記の近似値の大きさとなるようにする
   手段を備え、該計算手段が、次の回転における１ビット
   の最下位ビット（ＬＳＢ）の増大を許容するため、前記
   最初の回転後の各回転毎に、前記予め定めた回転の結果
   として生じる前記Ｑ成分の空の最上位ビット（ＭＳＢ） 位置へ前記Ｑ成分をシフトするシフト手段を含み、 前記計算手段に接続され、前記複素数の初期のＩ値と初
   期のＱ値の符号ビットと、各回転毎に計算されるＱ値の
   符号とを用いて、前記複素数またはベクトルの位相を決
   定する手段と、 前記大きさ計算手段と前記位相決定手段 とに接続されて、走査テスト制御信号に従って前記近似
   的な大きさおよび位相の計算に用いられる論理回路をテ
   ストする走査テスト手段と、 前記位相決定手段と前記走査テスト手段とに接続されて
   、前記集積回路からの全ての出力信号をバッファする手
   段と、 を備える装置。 ３５、前記シフト手段が更に、前記最初の回転後の前記
   各回転が行なわれる前に、前記Ｉ成分を前記Ｑ成分の前
   記空のＭＳＢ位置へ左詰めし、かつこれと対応して前記
   Ｑ成分をシフトして、前記Ｉ成分の３つの最上位ビット
   がゼロとなるようにする手段を含む請求項３４記載のＣ
   ＯＲＤＩＣ法の大きさ決定用ＣＭＯＳ集積回路。