JPH02166808A - Sine wave generation circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、主に、サービス無線機や車載・携帯無線機に
用いるトーンスケルチＬＳＩの送信出力に使われる正弦
波発生回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention mainly relates to a sine wave generating circuit used for the transmission output of a tone squelch LSI used in service radio equipment and vehicle-mounted/portable radio equipment.
従来の技術
近年、携帯用無線等の送信信号発生として、種々の正弦
波発生回路が使われている。2. Description of the Related Art In recent years, various sine wave generation circuits have been used to generate transmission signals for portable radios and the like.
以下に、従来の正弦波発生回路について第６図に示した
ブロック図を参照して説明する。１は発生させる周波数
データを記憶している周波数選択ＲＯＭ、２は周波数選
択ＲＯＭＩの出力データにより、期待される周波数の方
形波を発生させる１２を行う分周回路、６はローパスフ
ィルター（以降、ＬＰＦと記す）として、方形波より正
弦波を発生させるスイッチド・キャパシタ・フィルタ（
以降、ＳＣＦと記す）である。A conventional sine wave generating circuit will be described below with reference to the block diagram shown in FIG. 1 is a frequency selection ROM that stores the frequency data to be generated, 2 is a frequency divider circuit that generates a square wave of the expected frequency based on the output data of the frequency selection ROMI, and 6 is a low-pass filter (hereinafter referred to as LPF). A switched capacitor filter (denoted as ) that generates a sine wave rather than a square wave
Hereinafter, it will be referred to as SCF).
以上のように構成された正弦波発生回路について、以下
にその動作を説明する。The operation of the sine wave generating circuit configured as above will be explained below.
まず、必要な周波数に対応した、設定データを周波数選
択ＲＯＭＩに入力することにより、プログラマブルカウ
ンタ２に周波数設定データが入力・される。ここで、周
波数選択ＲＯＭ１を用いるのは、１２ビツトのプログラ
マブルカウンタ２０ビツトの値を十分大きくとって、周
波数設定値の精度を十分上げるようにするために、いち
いち、１２ビット全部を設定しなくてもあらかじめ必要
な値を決めておくためである。First, frequency setting data is input to the programmable counter 2 by inputting setting data corresponding to a required frequency to the frequency selection ROMI. Here, the frequency selection ROM 1 is used because it is necessary to set all 12 bits one by one in order to make the value of the 20 bits of the 12-bit programmable counter sufficiently large and to sufficiently increase the accuracy of the frequency setting value. This is to determine the necessary values in advance.
次にプログラマブルカウンタ２へのクロック信号ＣＫ２
としては、所望の周波数の精度を上げるために、十分高
い周波数、通常、４．２ＭＨｚ程度の水晶発信信号を用
いる。プログラマブルカウンタ２の出力は、５ＣＦ６の
クロック信号および分周回路３の方形波データとして使
われる。分周回路３は１．Ｓ ＣＦ ６のＬＰＦで十分
高域成分を落と次数の大きい分周を行う。Next, clock signal CK2 to programmable counter 2
In order to improve the accuracy of the desired frequency, a crystal oscillation signal of a sufficiently high frequency, typically around 4.2 MHz, is used. The output of the programmable counter 2 is used as a clock signal for the 5CF6 and square wave data for the frequency divider circuit 3. The frequency dividing circuit 3 is 1. The LPF of SCF 6 sufficiently reduces high-frequency components and performs frequency division with a large order.
以上の一連の動作により、周波数選択ＲＯＭ１、プログ
ラマブルカウンタ２、分周回路３により、必要な周波数
の方形波を発生させ、５ＣＦ６のＬＰＦで、方形波の高
調波成分を取り除き、基本波の正弦波を取り出すことに
より、所望の周波数の正弦波を発生させる。Through the above series of operations, the frequency selection ROM 1, programmable counter 2, and frequency dividing circuit 3 generate a square wave of the required frequency, and the 5CF6 LPF removes the harmonic components of the square wave, and then generates a fundamental sine wave. By extracting , a sine wave of a desired frequency is generated.
発明が解決しようとする課題
しかしながら、上記の従来の構成では、方形波の本来持
っている基本正弦波以外の高調波成分が大きいために、
ＬＰＦとしての５ＣＦ６は一３０ｄＢ１０ｃｔ以下の急
峻な減衰傾度を有する必要があり、その上、５ＣＦ６で
、ストップバンド領域を、−３０ｄＢ以下にするには、
ＬＰＦの次数を大きくしなければならない。しかし、次
数を上げていっても、減衰量はわずかである。従って、
従来の構成では、歪率を一２５ｄＢ以下にすることが、
困難であるという欠点を有していた。Problems to be Solved by the Invention However, in the above conventional configuration, since the square wave has large harmonic components other than the fundamental sine wave,
5CF6 as an LPF must have a steep attenuation slope of -30 dB10ct or less, and in addition, in order to make the stop band region of 5CF6 less than -30 dB,
The order of the LPF must be increased. However, even if the order is increased, the amount of attenuation is small. Therefore,
In the conventional configuration, it is possible to reduce the distortion rate to -25 dB or less.
It had the disadvantage of being difficult.
本発明は、上記の従来の課題を解決するもので、歪率の
小さい任意の周波数を発生させることのできる正弦波発
生回路を提供することを目的とするものである。The present invention solves the above-mentioned conventional problems, and aims to provide a sine wave generation circuit that can generate any frequency with a low distortion factor.
課題を解決するための手段
本発明の正弦波発生回路は、周波数選択ＲＯＭに接続さ
れたｍビットのプログラマブルカウンタと、ＬＰＦとし
て働＜ＳＣＦとの間に、ｎビットのディジタル補間フィ
ルタとｎビットのＤ／Ａ変換器（以降ＤＡＣと記す）を
縦続接続させるとともに、ｍビットのプログラマブルカ
ウンタの出力信号またはその分周信号の出力端子を、ｎ
ビットディジタル補間フィルタとＳＣＦの各々の基準ク
ロック信号の入力端子に接続させ、さらに、入力可能な
ディジタル信号の最小値から最大値までのうち、任意の
１最小桁のビット（ＬＳＢ）の増減に対するアナログ出
力が少なくとも２種類の値を得ることのできるＤＡＣで
あるものである。Means for Solving the Problems The sine wave generation circuit of the present invention has an n-bit digital interpolation filter and an n-bit programmable counter connected to a frequency selection ROM and an n-bit programmable counter that functions as an LPF. D/A converters (hereinafter referred to as DACs) are connected in cascade, and the output terminal of the m-bit programmable counter output signal or its frequency divided signal is connected to n
It is connected to the input terminal of each reference clock signal of the bit digital interpolation filter and SCF, and furthermore, it is connected to the input terminal of each reference clock signal of the bit digital interpolation filter and SCF. This is a DAC that can output at least two types of values.
作用
この構成により、ｍビットのプログラマブルカウンタの
出力信号の方形波は、分周回路により適切な周波数とな
り、ディジタル補間フィルタを通過後、方形波の持つ高
調波成分を除いたｎビットのディジタル信号となり、こ
のｎビットディジタル信号をｎビットＤＡＣにより、正
弦波に近づいたアナログ信号に変換し、前記プログラマ
ブルカウンタの出力信号を基準クロック信号とするＳＣ
ＦのＬＰＦにより、最終的に歪の少ない正弦波を発生さ
せることができる。Effect With this configuration, the square wave of the output signal of the m-bit programmable counter is set to an appropriate frequency by the frequency dividing circuit, and after passing through the digital interpolation filter, it becomes an n-bit digital signal from which harmonic components of the square wave are removed. , an SC converts this n-bit digital signal into an analog signal close to a sine wave using an n-bit DAC, and uses the output signal of the programmable counter as a reference clock signal.
By using the F LPF, it is possible to finally generate a sine wave with less distortion.
実施例
本発明の正弦波発生回路の一実施例について、図面を参
照しながら説明する。Embodiment An embodiment of the sine wave generating circuit of the present invention will be described with reference to the drawings.
第１図は、本発明の正弦波発生回路のブロック図を示す
ものである。この回路ブロックは、発生させる周波数の
データを記憶している周波数選択ＲＯＭＩを入力データ
に基づいて所望の周波数の方形波を発生させるプログラ
マブルカウンタ２に接続し、プログラマブルカウンタ２
の出力端子を分周回路３の入力端子と５ＣＦ６のクロッ
ク端子に接続し、」−分周される分周回路の出力端子を
２ビツトのディジタル補間フィルタ４の入力端子に、Ｔ
分周される出力端子を２ビツトのディジタル補間フィル
タ４のクロック端子に接続し、２ビット出力のディジタ
ル補間フィルタ４の出力端子を２ビツトのＤＡＣの入力
端子に接続し、ＤＡＣの出力端子を５ＣＦ６の入力端子
に接続した構成である。なお、２ビツトＤＡＣ５には、
クロック信号を使用するＤＡＣでないので、１２ビツト
プログラマブルカウンタの出力信号を使っていない。FIG. 1 shows a block diagram of a sine wave generating circuit according to the present invention. This circuit block connects a frequency selection ROMI storing frequency data to be generated to a programmable counter 2 that generates a square wave of a desired frequency based on input data.
Connect the output terminal of the frequency dividing circuit to the input terminal of the frequency dividing circuit 3 and the clock terminal of 5CF6, and connect the output terminal of the frequency dividing circuit whose frequency is divided to the input terminal of the 2-bit digital interpolation filter 4.
The output terminal to be frequency divided is connected to the clock terminal of the 2-bit digital interpolation filter 4, the output terminal of the 2-bit output digital interpolation filter 4 is connected to the input terminal of the 2-bit DAC, and the output terminal of the DAC is connected to the clock terminal of the 2-bit digital interpolation filter 4. This configuration is connected to the input terminal of the In addition, the 2-bit DAC5 has
Since this is not a DAC that uses a clock signal, it does not use the output signal of the 12-bit programmable counter.
第２図に、本実施例の２ビツト出力のディジタル補間フ
ィルタ４の具体的な回路図を示す。この回路は、入力端
子ＤＰＩ、出力端子ＤＦＯＩとＤＦＯ２、Ｄフリップフ
ロップ４１と４２、全加算器（フルアダー〉４３および
Ｄフリップフロップ４１と４２のクロック信号入力端子
ＣＫ４とで構成されている。なお、第３図に、第２図に
示した２ビツトデイジタルフイルタ４のタイミングチャ
ートを示す。第３図において（Ａ）はクロック信号入力
端子ＣＫ４に入力される信号の波形図、（Ｂ）は入力端
子ＤＦＩに入力される信号の波形図、（Ｃ）はフルアダ
ー４の入力端子Ａに入力される信号の波形図、（Ｄ）は
フルアダー４の入力端子Ｂに入力される信号の波形図、
（Ｅ）は出力端子ＤＦＯ２の出力波形図、（Ｆ）は出力
端子ＤＦＯＩの出力波形図である。次に、第４図に本実
施例の２ビ、ットＤＡＣ５の具体的な回路図を示す。こ
の回路は入力端子ＤＡＩＩとＤＡＩ２、出力端子ＤＡＯ
ＵＴ１Ｖｏ。FIG. 2 shows a specific circuit diagram of the 2-bit output digital interpolation filter 4 of this embodiment. This circuit is composed of an input terminal DPI, output terminals DFOI and DFO2, D flip-flops 41 and 42, a full adder 43, and a clock signal input terminal CK4 of the D flip-flops 41 and 42. FIG. 3 shows a timing chart of the 2-bit digital filter 4 shown in FIG. 2. In FIG. A waveform diagram of the signal input to the DFI, (C) a waveform diagram of the signal input to the input terminal A of the full adder 4, (D) a waveform diagram of the signal input to the input terminal B of the full adder 4,
(E) is an output waveform diagram of the output terminal DFO2, and (F) is an output waveform diagram of the output terminal DFOI. Next, FIG. 4 shows a specific circuit diagram of the 2-bit DAC 5 of this embodiment. This circuit has input terminals DAII and DAI2, output terminal DAO
UT1Vo.
電源端子とＶＳＳ電源端子間に直列に接続された抵抗５
０１，５０２および５０３、アナログ電圧を出力端子Ｄ
ＡＯＵＴとにつなぐアナログスイッチ５１１〜５１４．
２人力ＮＡＮＤゲート５２１〜５２４およびインバータ
５２５〜５３０とで構成されている。Resistor 5 connected in series between the power supply terminal and the VSS power supply terminal
01, 502 and 503, analog voltage output terminal D
Analog switches 511 to 514 connected to AOUT.
It is composed of two-man powered NAND gates 521-524 and inverters 525-530.
以上のように構成された正弦波発生回路について、以下
にその動作を説明する。The operation of the sine wave generating circuit configured as above will be explained below.
まず、周波数選択ＲＯＭ１に、あらかじめ蓄わえられた
必要数の周波数データのうち、設定入力データに対応し
た周波数データを１２ビツトのプログラマブルカウンタ
２に入力する。１２ビツトのプログラマブルカウンタ２
は、前記従来例と同様に、所望の周波数に比べ十分高い
周波数のクロック信号で動作する。そして、プログラマ
ブルカウンタ２より発生する方形波を、以下につながる
ディジタルフィルタ４、ＤＡＣ５および、５ＣＦ６の所
望の正弦波の元のデータおよび５ＣＦ６のクロック信号
として用いる。First, among the necessary number of frequency data stored in advance in the frequency selection ROM 1, frequency data corresponding to setting input data is input into the 12-bit programmable counter 2. 12-bit programmable counter 2
As in the conventional example, the device operates with a clock signal having a frequency sufficiently higher than the desired frequency. Then, the square wave generated by the programmable counter 2 is used as the original data of the desired sine wave of the digital filter 4, DAC 5, and 5CF6 connected below, and as the clock signal of the 5CF6.
ディジタル補間フィルタ４のクロック信号としての入力
データとして用いる。第２図と第３図に示すように、デ
ィジタル補間フィルタ４は、入力端子ＤＰＩにクロック
信号入力端子ＣＫ ４に入力される信号の４倍の周期の
データを入力することにより、出力端子ＤＦＯＩとＤＦ
Ｏ２に２ビツトのバイナリデータを出力させる。このデ
ータを第４図に示すＤＡＣ５の入力端子ＤＡＩＩとＤＡ
Ｉ２に入力し、その出力信号を出力端子ＤＡＯＵＴより
出力する。ここで、分圧抵抗５０１，５０２および５０
３の抵抗比率を
Ｒｓｏ＋ ： Ｒ５０２： Ｒ５０３＝ ３ ： ４
： ３とする。こうすることにより出力端子ＤＡＣＯＵ
Ｔから、第５図で示すような本実施例のＤＡＣの出力波
形７の信号が出力される。そして、その信号を５ＣＦ６
のＬＰＦに通すことにより、第５図に示すように、理想
正弦波により近づいた正弦波８を発生させることができ
る。なお、参考のために第５図に分圧抵抗５０１〜５０
３の抵抗値を均等にした場合の均等出力ＤＡＣの出力波
形９を示す。It is used as input data as a clock signal for the digital interpolation filter 4. As shown in FIGS. 2 and 3, the digital interpolation filter 4 inputs data with a cycle four times that of the signal input to the clock signal input terminal CK 4 to the input terminal DPI, thereby outputting data from the output terminal DFOI. DF
Make O2 output 2-bit binary data. This data is input to the input terminals DAII and DA of the DAC5 shown in FIG.
I2, and its output signal is output from the output terminal DAOUT. Here, voltage dividing resistors 501, 502 and 50
The resistance ratio of 3 is Rso+: R502: R503= 3:4
: Set to 3. By doing this, the output terminal DACOU
From T, a signal having an output waveform 7 of the DAC of this embodiment as shown in FIG. 5 is output. Then, convert the signal to 5CF6
By passing the signal through the LPF, it is possible to generate a sine wave 8 that is closer to an ideal sine wave, as shown in FIG. For reference, FIG. 5 shows voltage dividing resistors 501 to 50.
Output waveform 9 of the equal output DAC when the resistance values of 3 are made equal is shown.
以上のように本実施例によれば、１２ビツトプログラマ
ブルカウンタ２と、５ＣＦ６のＬＰＦとの間に、ディジ
タル補間フィルタ４とアナログ出力に重み付けの異なる
ＤＡＣ５を設け、１２ビツトプログラマブルカウンタ２
の出力信号を基準クロック信号として５ＣＦ６に連動さ
せ、また分周４のクロック信号として連動させることに
より、ディジタル補間フィルタ４およびＤＡＣ５を単に
プログラマブルカウンタ２と５ＣＦ６の間に追加しただ
けと異なり、所望の任意の周波数に対して、プログラマ
ブルカウンタ出力の方形波から、高調波を同じ割合で取
り除くことができる。また、ＤＡＣ５を、任意のＩＬＳ
Ｂの増減に対して、出力されるアナログ量の重み付けを
かえることにより、Ｄ／Ａ変換の結果が、通常のＩＬＳ
Ｂ変化のアナログ出力量の均等なりＡＣに比べ、少なく
とも約３％、より理想正弦波に近い疑似正弦波を作るこ
とができ、次に、５ＣＦ６のＬＰＦを通す事により、最
終的に、従来の正弦波発生回路に比ベロｄＢ以上歪の少
ない正弦波を作ることができる。また、以上の効果によ
り、５ＣＦ６のＬＰＦの負担を軽くすることができ、回
路の簡素化及びそれに伴なう他の特性改善、例えば急峻
なゲイン特性だけでな（、位相特性をも考慮することが
図られることができる。As described above, according to this embodiment, the digital interpolation filter 4 and the DAC 5 with different weighting for analog output are provided between the 12-bit programmable counter 2 and the LPF of 5CF6, and the 12-bit programmable counter 2
By interlocking the output signal of 5CF6 as a reference clock signal and also as a clock signal of frequency division 4, unlike simply adding digital interpolation filter 4 and DAC 5 between programmable counter 2 and 5CF6, the desired For any frequency, harmonics can be removed at the same rate from the square wave of the programmable counter output. You can also connect the DAC5 to any ILS.
By changing the weighting of the output analog amount in response to an increase or decrease in B, the result of D/A conversion is
It is possible to create a pseudo sine wave that is at least 3% closer to an ideal sine wave than AC, which has an equal analog output amount of B change, and then passes it through a 5CF6 LPF. It is possible to generate a sine wave with less distortion than dB relative to the sine wave generation circuit. In addition, the above effects can lighten the load on the LPF of 5CF6, simplify the circuit, and improve other characteristics accordingly, such as not only steep gain characteristics (but also consideration of phase characteristics). can be achieved.
なお、本実施例では、ディジタル補間フィルタ４を２ビ
ツト出力の回路構成をとったが、３ビツト、４ビツト等
の高次の補間フィルタを使って構成してもよい。また、
その時、ディジタル補間フィルタ４のクロック信号とし
て、プログラマブルカウンタ２の出力信号を分周した信
号を使わな（とも、プログラマブルカウンタ２の出力信
号を直接クロック信号として、使ってもよい。また、本
実施例では、ＤＡＣ５として、抵抗分割型のＤＡＣ５を
使ったが、電流源加算型のＤＡＣ等の別の方式のＤＡＣ
を使ってもよい。また、ＤＡＣとしてクロック信号を用
いるものであれば、プログラマブルカウンタ２の出力信
号をクロック信号として用いてもよい。さらに本実施例
では、周波数設定にＲＯＭを使用したがＲＡＭ等の他の
記憶装置を用いてもよい。In this embodiment, the digital interpolation filter 4 has a 2-bit output circuit configuration, but it may also be configured using a 3-bit, 4-bit, or other high-order interpolation filter. Also,
At this time, as the clock signal of the digital interpolation filter 4, a signal obtained by frequency-dividing the output signal of the programmable counter 2 may not be used (or the output signal of the programmable counter 2 may be directly used as the clock signal. In this case, we used a resistance division type DAC5 as the DAC5, but you can use another type of DAC such as a current source addition type DAC.
You may also use Furthermore, if the DAC uses a clock signal, the output signal of the programmable counter 2 may be used as the clock signal. Further, in this embodiment, a ROM is used for frequency setting, but other storage devices such as a RAM may also be used.
発明の効果
以上のように本発明は、ｍビットのプログラマブルカウ
ンタとＳＣＦのＬＰＦとの間に、ｎビット出力のディジ
タル補間フィルタと、ｎビットの出力に重み付けされた
ＤＡＣを接続し、ｍビットプログラマブルカウンタの出
力信号を基準信号として、ディジタル補間フィルタとｎ
ビットＤＡＣおよびＳＣＦを連動する構成にし、前記ｎ
ビットデイタル補間フィルタおよびＤＡＣを簡単な回路
で構成しても十分、歪の少ない任意の周波数の正弦波を
発生させることができ、ＬＳＩ化において優れた正弦波
発生回路を実現できるものである。Effects of the Invention As described above, the present invention connects an n-bit output digital interpolation filter and a DAC weighted to the n-bit output between the m-bit programmable counter and the LPF of the SCF. Using the output signal of the counter as a reference signal, a digital interpolation filter and n
The bit DAC and SCF are configured to work together, and the n
Even if the bit data interpolation filter and the DAC are configured with simple circuits, it is possible to generate a sine wave of any frequency with little distortion, and an excellent sine wave generation circuit can be realized in LSI.
第１図は、本発明の正弦波発生回路の実施例を示すブロ
ック図、第２図は、本発明の実施例における２ビット出
力ディジタル補間フィルタの具体的な回路図、第３図は
、第２図のディジタル補間フィルタのタイミングチャー
ト、第４図は、本発明の実施例における２ビツトＤＡＣ
の回路図、第５図は、本発明の２ビツトＤＡＣの出力特
性図、第６図は、従来の正弦波発生回路のブロック図で
ある。
１・・・・・・周波数選択ＲＯＭ１２・・・・・・プロ
グラマブルカウンタ、３・・・・・・分周回路、４・・
・・・・２ビツトのディジタル補間フィルタ、５・・・
・・・ＤＡＣ，６・・・・・・ＳＣＦ、７・・・・・・
本実施例のＤＡＣの出力波形、８・・・・・・正弦波、
９・・・・・・均等出力ＤＡＣの出力波形、４１．４２
・・・・・・Ｄ−フリップフロップ、４３・・・・・・
全加算器、５０１，５０２，５０３・・・・・・分圧抵
抗、５１１，５１２，５１３，５１４・・・・・・アナ
ログスイッチ、５２１，５２２，５２３，５２４・・・
・・・２人力ＮＡＮＤ回路、５２５，５２６，５２７゜
５２８．５２９，５３０・・・・・・インバータ回路、
ＤＰｌ、ＤＡＩｌ、ＤＡＩ２・・・・・・入力端子、Ｄ
ＦＯＩ、ＤＦＯ２，ＤＡＯＵＴ・・・・・・出力端子、
ＣＫ４・・・・・・クロック信号入力端子。
代理人の氏名 弁理士 粟野重孝 ほか１名嘉
図
波
Ｓ−Ｄ／Ａ費夜、器、（ｐＡＣ）
第
図
第
図
（戸） ＤＦｏｌ
クー−−２衣大ｊ龜ｊｌのＤＡＣ
渠
区FIG. 1 is a block diagram showing an embodiment of the sine wave generation circuit of the present invention, FIG. 2 is a specific circuit diagram of a 2-bit output digital interpolation filter in the embodiment of the present invention, and FIG. The timing chart of the digital interpolation filter shown in FIG. 2, and the timing chart of the 2-bit DAC in the embodiment of the present invention shown in FIG.
FIG. 5 is a diagram showing the output characteristics of the 2-bit DAC of the present invention, and FIG. 6 is a block diagram of a conventional sine wave generating circuit. 1... Frequency selection ROM12... Programmable counter, 3... Frequency divider circuit, 4...
...2-bit digital interpolation filter, 5...
...DAC, 6...SCF, 7...
The output waveform of the DAC in this example is 8...sine wave,
9... Output waveform of equal output DAC, 41.42
...D-flip-flop, 43...
Full adder, 501, 502, 503... Voltage dividing resistor, 511, 512, 513, 514... Analog switch, 521, 522, 523, 524...
... 2-person NAND circuit, 525, 526, 527° 528, 529, 530... Inverter circuit,
DPl, DAIl, DAI2... Input terminal, D
FOI, DFO2, DAOUT...Output terminal,
CK4...Clock signal input terminal. Name of agent: Patent attorney Shigetaka Awano and 1 other person Kazuha S-D/A expenses night, vessel, (pAC) Figure Figure (Door) DFol Ku--2 Clothes University DAC Dock Ward
Claims (3)
グラマブルカウンタと、ローパスフィルタとして働くス
イッチド・キャパシタ・フィルタとの間に、ｎビット出
力のディジタル補間フィルタとｎビットのＤ／Ａ変換器
が、縦続接続されていることを特徴とする正弦波発生回
路。(1) An n-bit output digital interpolation filter and an n-bit D/A converter are installed between the m-bit programmable counter connected to the frequency selection storage device and the switched capacitor filter that functions as a low-pass filter. , a sine wave generating circuit characterized by being cascade-connected.
はその分周信号の出力端子を、ｎビットディジタル補間
フィルタとスイッチド・キャパシタ・フィルタの各々の
基準クロック信号入力端子に接続させることを特徴とす
る特許請求の範囲第（１）項記載の正弦波発生回路。(2) A patent claim characterized in that the output terminal of the output signal of the m-bit programmable counter or its frequency-divided signal is connected to the reference clock signal input terminal of each of the n-bit digital interpolation filter and the switched capacitor filter. The sine wave generating circuit according to range (1).
でのうち、任意のＩＬＳＢの増減に対するアナログ出力
が、少なくとも２種類の値を得ることのできるＤ／Ａ変
換器であることを特徴とする特許請求の範囲第（１）項
記載の正弦波発生回路。(3) The D/A converter is characterized in that the analog output corresponding to an increase or decrease in any ILSB from the minimum value to the maximum value of the digital signal that can be input is a D/A converter that can obtain at least two types of values. A sine wave generating circuit according to claim (1).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32119088A JPH02166808A (en) | 1988-12-20 | 1988-12-20 | Sine wave generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32119088A JPH02166808A (en) | 1988-12-20 | 1988-12-20 | Sine wave generation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02166808A true JPH02166808A (en) | 1990-06-27 |
Family
ID=18129792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32119088A Pending JPH02166808A (en) | 1988-12-20 | 1988-12-20 | Sine wave generation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02166808A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0514425A (en) * | 1991-06-28 | 1993-01-22 | Kenwood Corp | Msk modulator |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59138102A (en) * | 1983-01-27 | 1984-08-08 | Toshiba Corp | Sinusoidal wave generating circuit |
| JPS6116601A (en) * | 1984-07-02 | 1986-01-24 | Nec Corp | Sine wave generating circuit |
-
1988
- 1988-12-20 JP JP32119088A patent/JPH02166808A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59138102A (en) * | 1983-01-27 | 1984-08-08 | Toshiba Corp | Sinusoidal wave generating circuit |
| JPS6116601A (en) * | 1984-07-02 | 1986-01-24 | Nec Corp | Sine wave generating circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0514425A (en) * | 1991-06-28 | 1993-01-22 | Kenwood Corp | Msk modulator |
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